Through the analysis of the parasitic characteristics of vias, we can see that in high-speed PCB design, seemingly simple vias often bring great negative effects to circuit design. In order to reduce the adverse effects caused by the parasitic effects of the vias, the following can be done in the design:

1. Considering the cost and signal quality, choose a reasonable size via size. For example, for the 6-10 layer memory module PCB design, it is better to use 10/20Mil (drilled/pad) vias. For some high-density small-size boards, you can also try to use 8/18Mil. hole. Under current technical conditions, it is difficult to use smaller vias. For power or ground vias, you can consider using a larger size to reduce impedance.

2. The two formulas discussed above can be concluded that using a thinner PCB is beneficial to reduce the two parasitic parameters of the via.

3. Intenta no canviar les capes de les traces del senyal a la placa PCB, és a dir, intenta no utilitzar vies innecessàries.

4. Els pins d’alimentació i de terra s’han de perforar a prop, i el cable entre la via i el pin ha de ser el més curt possible, perquè augmentaran la inductància. Al mateix temps, els cables d’alimentació i terra han de ser tan gruixuts com sigui possible per reduir la impedància.

5. Col·loqueu algunes vies connectades a terra prop de les vies de la capa de senyal per proporcionar el bucle més proper per al senyal. Fins i tot és possible col·locar un gran nombre de vias de terra redundants a la placa PCB. Per descomptat, el disseny ha de ser flexible. El model via comentat anteriorment és el cas en què hi ha coixinets a cada capa. De vegades, podem reduir o fins i tot eliminar els coixinets d’algunes capes. Sobretot quan la densitat de vies és molt alta, pot provocar la formació d’un solc de trencament que separa el bucle a la capa de coure. Per solucionar aquest problema, a més de moure la posició de la via, també podem plantejar-nos col·locar la via sobre la capa de coure. La mida del coixinet es redueix.