Ĉi tiu artikolo temas pri la PCB projektantoj uzantaj IP, kaj plu uzantaj topologiajn planajn kaj vojigajn ilojn por subteni IP, rapide kompletigas la tutan PCB-projekton. Kiel vi vidas el Figuro 1, la respondeco de la projektisto estas akiri la IP per aranĝado de malmultaj necesaj eroj kaj planado de kritikaj interligaj vojoj inter ili. Post kiam la IP estas akirita, la IP-informoj povas esti donitaj al PCB-projektantoj, kiuj faras la reston de la projektado.

Kiel PCB-projektistoj povas uzi topologiajn planajn kaj kablajn ilojn por rapide kompletigi PCB-projekton

Figuro 1: Projektaj inĝenieroj ricevas IP, PCB-projektistoj plu uzas topologiajn planajn kaj kablajn ilojn por subteni IP, rapide kompletigas la tutan PCB-projekton.

Anstataŭ devi trakti procezon de interago kaj ripeto inter projektaj inĝenieroj kaj PCB-projektantoj por akiri la ĝustan projektan intencon, la projektaj inĝenieroj jam ricevas ĉi tiujn informojn kaj la rezultoj estas sufiĉe precizaj, kio multe helpas PCB-projektistojn. En multaj projektoj, projektaj inĝenieroj kaj PCB-projektantoj faras interagan aranĝon kaj kabligon, kiu konsumas valoran tempon ambaŭflanke. Historie interagado estas necesa, sed tempopostula kaj malefika. La komenca plano provizita de la projektisto povas esti nur mana desegnaĵo sen taŭgaj komponantoj, busa larĝo aŭ pinglo-eligo.

Dum inĝenieroj uzantaj topologiajn planadoteknikojn povas kapti la enpaĝigon kaj interligojn de kelkaj komponentoj kiam PCB-dizajnistoj iĝas engaĝitaj en la dezajno, la dezajno povas postuli la enpaĝigon de aliaj komponentoj, kapti aliajn IO- kaj busstrukturojn, kaj ĉiujn interligojn.

PCB-projektantoj devas adopti topologian planadon kaj interagi kun aranĝitaj kaj neligitaj komponaĵoj por atingi optimuman aranĝon kaj interagan planadon, tiel plibonigante PCB-projektan efikecon.

Post kiam kritikaj kaj altdensaj areoj estas aranĝitaj kaj la topologia planado estas akirita, la aranĝo povas esti kompletigita antaŭ la fina topologia planado. Tial iuj topologiaj vojoj eble devos funkcii kun la ekzistanta aranĝo. Kvankam ili havas malpli altan prioritaton, ili tamen devas esti konektitaj. Tiel parto de la planado estis generita ĉirkaŭ la aranĝo de la komponantoj. Krome ĉi tiu nivelo de planado eble postulos pli da detaloj por doni la necesan prioritaton al aliaj signaloj.

Detala topologia planado

Figuro 2 montras detalan aranĝon de la eroj post kiam ili estas aranĝitaj. La buso entute havas 17 bitojn, kaj ili havas sufiĉe bone organizitan signalfluon.

Kiel PCB-projektistoj povas uzi topologiajn planajn kaj kablajn ilojn por rapide kompletigi PCB-projekton

Figuro 2: Retaj linioj por ĉi tiuj busoj estas la rezulto de topologia planado kaj aranĝo kun pli alta prioritato.

Por plani ĉi tiun buson, PCB-projektantoj devas konsideri ekzistantajn barojn, regulojn pri tavoloj, kaj aliajn gravajn limojn. Konsiderante ĉi tiujn kondiĉojn, ili mapis topologian vojon por la buso kiel montrite en Figuro 3.

Kiel PCB-projektistoj povas uzi topologiajn planajn kaj kablajn ilojn por rapide kompletigi PCB-projekton

Figuro 3: La planita buso.

En Figuro 3, detalo “1” elmetas la komponantajn pinglojn sur la supra tavolo de “ruĝa” por la topologia vojo kondukanta de la komponantaj pingloj al detalo “2”. La ne enkapsulita areo uzita por ĉi tiu parto, kaj nur la unua tavolo estas identigita kiel la kabla tavolo. Ĉi tio ŝajnas evidenta laŭ projekta vidpunkto, kaj la enrutiga algoritmo uzos la topologian vojon kun la supra tavolo konektita al ruĝa. Tamen iuj obstakloj povas provizi la algoritmon per aliaj tavolaj ebloj antaŭ ol aŭtomate vojumi ĉi tiun apartan buson.

Ĉar la buso estas organizita en streĉaj spuroj ĉe la unua tavolo, la projektanto komencas plani la transiron al la tria tavolo ĉe detalo 3, konsiderante la distancon, kiun la buso trairas tra la tuta PCB. Notu, ke ĉi tiu topologia vojo sur la tria tavolo estas pli larĝa ol la supra tavolo pro la kroma spaco necesa por akomodi la impedancon. Krome, la projekto specifas la ĝustan lokon (17 truoj) por la tavolo-konvertiĝo.

Ĉar la topologia vojo sekvas la dekstran centran parton de Figuro 3 por detaligi “4”, multaj unu-bitaj T-formaj krucvojoj devas esti tiritaj de la topologiaj vojaj ligoj kaj unuopaj komponantaj stiftoj. La elekto de la PCB-projektisto estas konservi la plej grandan parton de la liga fluo sur tavolo 3 kaj al aliaj tavoloj por konekti komponantajn pinglojn. Do ili desegnis topologian areon por indiki la ligon de la ĉefa pakaĵo al tavolo 4 (rozkolora), kaj ĉi tiuj unu-bitaj T-formaj kontaktoj konektis al tavolo 2 kaj poste konektiĝis al la aparataj pingloj per aliaj tra-truoj.

Topologiaj vojoj daŭras je nivelo 3 por detaligi “5” por konekti aktivajn aparatojn. Ĉi tiuj ligoj tiam estas konektitaj de la aktivaj pingloj al faliga rezistilo sub la aktiva aparato. La projektanto uzas alian topologian areon por reguligi ligojn de tavolo 3 ĝis tavolo 1, kie la komponantaj stiftoj estas dividitaj en aktivajn aparatojn kaj faligajn rezistilojn.

Ĉi tiu nivelo de detala planado daŭris ĉirkaŭ 30 sekundojn. Post kiam ĉi tiu plano estos kaptita, la PCB-projektanto eble volos tuj sendi aŭ krei pliajn topologiajn planojn, kaj tiam kompletigi ĉiujn topologiajn planojn per aŭtomata vojigo. Malpli ol 10 sekundojn de la fino de la planado ĝis la rezultoj de aŭtomata drataro. La rapideco ne vere gravas, kaj fakte ĝi estas tempoperdo se la intencoj de la projektisto estas ignoritaj kaj la aŭtomata kabliga kvalito estas malbona. La sekvaj diagramoj montras la rezultojn de aŭtomata kabligado.

Topologia Vojo

Komencante supre maldekstre, ĉiuj dratoj de la komponantaj pingloj situas sur tavolo 1, kiel esprimite de la projektisto, kaj kunpremitaj en striktan busan strukturon, kiel montrite en Detaloj “1” kaj “2” en Figuro 4. La transiro inter nivelo 1 kaj nivelo 3 okazas detale “3” kaj prenas la formon de tre spaca konsumotruo. Denove oni konsideras la impedancan faktoron, do la linioj estas pli larĝaj kaj pli interspacigitaj, kiel reprezentas la efektiva larĝa vojo.

Kiel PCB-projektistoj povas uzi topologiajn planajn kaj kablajn ilojn por rapide kompletigi PCB-projekton

Figuro 4: Rezultoj de vojigo kun topologioj 1 kaj 3.

Kiel detale montrita “4” en Figuro 5, la topologia vojo fariĝas pli granda pro la bezono uzi truojn por akomodi unu-bitajn T-tipajn kuniĝojn. Ĉi tie la plano denove reflektas la intencon de la projektanto pri ĉi tiuj unutombaj T-interŝanĝaj punktoj, kabligante de tavolo 3 ĝis tavolo 4. Krome, la spuro sur la tria tavolo estas tre streĉa, kvankam ĝi iomete ekspansiiĝas ĉe la eniga truo, ĝi baldaŭ denove streĉiĝas post pasado de la truo.

Kiel PCB-projektistoj povas uzi topologiajn planajn kaj kablajn ilojn por rapide kompletigi PCB-projekton

Figuro 5: Rezulto de vojigo kun detalo 4-topologio.

Figuro 6 montras la rezulton de aŭtomata drataro ĉe detalo “5”. Aktivaj aparataj ligoj ĉe tavolo 3 postulas konvertiĝon al tavolo 1. La tra-truoj estas aranĝitaj bonorde super la komponentaj stiftoj, kaj la tavolo 1 drato estas ligita al la aktiva komponento unue kaj tiam al la tavolo 1 tir-malsupren rezistilo.

Kiel PCB-projektistoj povas uzi topologiajn planajn kaj kablajn ilojn por rapide kompletigi PCB-projekton

Figuro 6: La rezulto de vojigo kun la topologia detalo 5.

La konkludo de la supra ekzemplo estas, ke la 17 bitoj estas detaligitaj en kvar malsamajn aparatajn tipojn, reprezentante la intencon de la projektanto pri tavolo kaj vojo-direkto, kiu povas esti kaptita en ĉirkaŭ 30 sekundoj. Tiam altkvalita aŭtomata drataro povas plenumi, la bezonata tempo estas ĉirkaŭ 10 sekundoj.

Pliigante la nivelon de abstraktado de drataro al topologia planado, la totala interkonekta tempo multe reduktiĝas, kaj projektantoj havas vere klaran komprenon pri denseco kaj la ebleco kompletigi la projektadon antaŭ ol la interkonekto komenciĝas, ekzemple kial daŭrigi kabligon ĉe ĉi tiu punkto en la dezajno? Kial ne daŭrigi la planadon kaj aldoni drataron malantaŭe? Kiam estos planita la plena topologio? Se oni konsideras la supran ekzemplon, la abstraktado de unu plano povas esti uzata kun alia plano anstataŭ kun 17 apartaj retoj kun multaj liniaj segmentoj kaj multaj truoj en ĉiu reto, koncepto aparte grava kiam oni konsideras Inĝenieristan Ŝanĝordon (ECO) .

Inĝeniera Ŝanĝo-Ordo (ECO)

En la sekva ekzemplo, la FPGA-pingla eligo estas nekompleta. La projektaj inĝenieroj informis la PCB-projektistojn pri ĉi tiu fakto, sed pro horaj kialoj, ili devas antaŭenigi la projekton laŭeble antaŭ ol la FPGA-pingla eligo finiĝos.

En la kazo de konata pingla eligo, PCB-projektanto komencas plani la FPGA-spacon, kaj samtempe la projektanto devas konsideri la kondukojn de aliaj aparatoj al FPGA. La IO estis planita esti sur la dekstra flanko de la FPGA, sed nun ĝi estas sur la maldekstra flanko de la FPGA, kaŭzante ke la pingla eligo tute diferencas de la originala plano. Ĉar projektistoj laboras pri pli alta nivelo de abstraktado, ili povas akomodi ĉi tiujn ŝanĝojn forigante la supran movon de ĉiuj kabloj ĉirkaŭ la FPGA kaj anstataŭigante ĝin per topologiaj vojaj modifoj.

Tamen ne nur FPGaj estas trafitaj; Ĉi tiuj novaj pingloproduktoj ankaŭ influas la kondukilojn elirantajn de la rilataj aparatoj. La fino de la vojo ankaŭ moviĝas por akomodi la eben-enkapsuligitan plumban eniran vojon; Alie, torditaj paraj kabloj estos torditaj, malŝparante valoran spacon sur la alta denseca PCB. Tordi por ĉi tiuj bitoj postulas ekstran spacon por drataro kaj boradoj, kiuj eble ne plenumiĝos ĉe la fino de la projektofazo. Se la horaro estus streĉa, estus neeble fari tiajn ĝustigojn al ĉiuj ĉi tiuj vojoj. La afero estas, ke topologia planado donas pli altan abstraktan nivelon, do efektivigi ĉi tiujn ECO-ojn estas multe pli facila.

La aŭtomata enrutiga algoritmo kiu sekvas la intencon de la projektisto starigas superkvalitan prioritaton super kvanta prioritato. Se kvalito-problemo estas identigita, estas tute ĝuste lasi la konekton malsukcesi anstataŭ produkti malbonkvalitan drataron, pro du kialoj. Unue estas pli facile konekti malsukcesan konekton ol purigi ĉi tiun kabligon per malbonaj rezultoj kaj aliaj kablaj operacioj, kiuj aŭtomatigas kabligon. Due, la intenco de la projektisto plenumiĝas kaj la projektanto lasas determini la kvaliton de la konekto. Tamen ĉi tiuj ideoj utilas nur se la konektoj de malsukcesa drataro estas relative simplaj kaj lokalizitaj.

Bona ekzemplo estas la nekapablo de kabligilo atingi 100% planitajn konektojn. Anstataŭ oferi kvaliton, permesu al iu planado malsukcesi, lasante iom da senkoneksa drataro. Ĉiuj dratoj estas senditaj per topologia planado, sed ne ĉiuj kondukas al komponantaj pingloj. Ĉi tio certigas, ke ekzistas spaco por malsukcesaj konektoj kaj provizas relative facilan ligon.

Ĉi tiu artikola resumo

Topologia planado estas ilo, kiu funkcias kun cifereca signaligita PCB-projekt-procezo kaj facile alirebla por projektaj inĝenieroj, sed ĝi ankaŭ havas specifajn spacajn, tavolajn kaj ligajn fluajn kapablojn por kompleksaj planaj konsideroj. PCB-projektantoj povas uzi la topologian planan ilon komence de la projektado aŭ post kiam la projektista inĝeniero akiris sian IP, depende de kiu uzas ĉi tiun flekseblan ilon por plej bone adapti sian projektan medion.

Topologiaj kabloj simple sekvas la planon aŭ intencon de la projektisto provizi altkvalitajn kablajn rezultojn. Topologia planado, se alfrontita al ECO, multe pli rapide funkcias ol apartaj konektoj, tiel ebligante al la topologia kabligilo adopti ECO pli rapide, havigante rapidajn kaj precizajn rezultojn.