Tämä paperi keskittyy PCB suunnittelijat, jotka käyttävät IP: tä ja käyttävät edelleen topologian suunnittelua ja reititystyökaluja IP: n tukemiseen, viimeistelevät nopeasti koko piirilevyn suunnittelun. Kuten kuvasta 1 näkyy, suunnittelijan vastuulla on hankkia IP -osoite asettamalla pieni määrä tarvittavia komponentteja ja suunnittelemalla niiden välille kriittiset yhdysreitit. Kun IP on saatu, IP -tiedot voidaan toimittaa piirilevyjen suunnittelijoille, jotka tekevät loput suunnittelusta.

Miten piirilevyjen suunnittelijat voivat käyttää topologiasuunnittelua ja johdotustyökaluja saadakseen PCB -suunnittelun nopeasti valmiiksi

Kuva 1: Suunnittelijat saavat IP: n, piirilevyjen suunnittelijat käyttävät edelleen topologiasuunnittelua ja johdotustyökaluja IP: n tukemiseen ja viimeistelevät nopeasti koko piirilevyn suunnittelun.

Sen sijaan, että joutuisi käymään läpi vuorovaikutus- ja iterointiprosessin suunnitteluinsinöörien ja PCB -suunnittelijoiden välillä saadakseen oikean suunnittelutarkoituksen, suunnitteluinsinöörit saavat jo nämä tiedot ja tulokset ovat melko tarkkoja, mikä auttaa PCB -suunnittelijoita paljon. Monissa malleissa suunnitteluinsinöörit ja piirilevysuunnittelijat tekevät vuorovaikutteisen ulkoasun ja johdotuksen, mikä kuluttaa arvokasta aikaa molemmin puolin. Vuorovaikutteisuus on historiallisesti välttämätöntä, mutta aikaa vievää ja tehotonta. Suunnittelijan tarjoama alkuperäinen suunnitelma voi olla vain manuaalinen piirustus ilman asianmukaisia ​​komponentteja, väylän leveyttä tai nastan lähtövihjeitä.

Vaikka topologian suunnittelutekniikoita käyttävät insinöörit voivat kaapata joidenkin komponenttien asettelun ja yhteenliitännät, kun piirilevyjen suunnittelijat osallistuvat suunnitteluun, suunnittelu voi vaatia muiden komponenttien asettelua, muiden IO- ja väylärakenteiden kaappaamista ja kaikkia yhteyksiä.

Piirilevysuunnittelijoiden on omaksuttava topologiasuunnittelu ja oltava vuorovaikutuksessa asetettujen ja päällystämättömien komponenttien kanssa optimaalisen asettelun ja vuorovaikutussuunnittelun saavuttamiseksi, mikä parantaa PCB -suunnittelun tehokkuutta.

Kun kriittiset ja tiheät alueet on asetettu ja topologiasuunnittelu on saatu, ulkoasu voidaan suorittaa ennen lopullista topologiasuunnittelua. Siksi joidenkin topologiapolkujen on ehkä toimittava nykyisen asettelun kanssa. Vaikka ne ovat vähemmän tärkeitä, ne on silti yhdistettävä. Siten osa suunnittelusta syntyi komponenttien asettelun ympärille. Lisäksi tämä suunnittelutaso voi vaatia tarkempia tietoja, jotta muut signaalit voidaan asettaa etusijalle.

Yksityiskohtainen topologiasuunnittelu

Kuva 2 esittää osien yksityiskohtaisen asettelun niiden asettamisen jälkeen. Väylässä on yhteensä 17 bittiä, ja niillä on melko hyvin järjestetty signaalivirta.

Miten piirilevyjen suunnittelijat voivat käyttää topologiasuunnittelua ja johdotustyökaluja saadakseen PCB -suunnittelun nopeasti valmiiksi

Kuva 2: Näiden väylien verkkolinjat ovat korkeamman prioriteetin topologiasuunnittelun ja -asettelun tulosta.

Tämän väylän suunnittelussa PCB -suunnittelijoiden on otettava huomioon olemassa olevat esteet, kerroksen suunnittelusäännöt ja muut tärkeät rajoitukset. Nämä olosuhteet huomioon ottaen he kartoittivat väylän topologian polun, kuten kuvassa 3 on esitetty.

Miten piirilevyjen suunnittelijat voivat käyttää topologiasuunnittelua ja johdotustyökaluja saadakseen PCB -suunnittelun nopeasti valmiiksi

Kuva 3: Suunniteltu väylä.

Kuvassa 3 yksityiskohta “1” esittää komponentin nastat “punaisen” yläkerroksen päällä, kun topologinen reitti kulkee komponentin nastoista yksityiskohtiin “2”. Tässä osassa käytetty kapseloimaton alue ja vain ensimmäinen kerros tunnistetaan kaapelointikerrokseksi. Tämä vaikuttaa ilmeiseltä suunnittelun kannalta, ja reititysalgoritmi käyttää topologista polkua, kun yläkerros on yhdistetty punaiseen. Jotkin esteet voivat kuitenkin tarjota algoritmille muita kerrosreititysvaihtoehtoja ennen tämän väylän automaattista reititystä.

Kun väylä on järjestetty tiukkoihin jälkiin ensimmäisessä kerroksessa, suunnittelija alkaa suunnitella siirtymistä kolmanteen kerrokseen yksityiskohdassa 3 ottaen huomioon etäisyyden, jonka väylä kulkee koko piirilevyllä. Huomaa, että tämä kolmannen kerroksen topologinen polku on leveämpi kuin yläkerros, koska tarvitaan lisätilaa impedanssin asettamiseen. Lisäksi rakenne määrittää tarkan sijainnin (17 reikää) kerroksen muuntamiselle.

Koska topologinen polku seuraa kuvion 3 oikeaa keskikohtaa yksityiskohtiin ”4”, monet yksibittiset T-muotoiset liitokset on vedettävä topologisten polkuyhteyksien ja yksittäisten komponenttien nastojen perusteella. PCB -suunnittelijan valinta on pitää suurin osa liitäntävirtauksesta kerroksessa 3 ja läpi muihin kerroksiin komponenttien nastojen liittämiseksi. Joten he piirsivät topologia-alueen osoittamaan yhteyden pääkimpusta kerrokseen 4 (vaaleanpunainen), ja he saivat nämä yksibittiset T-muotoiset koskettimet kytkeytymään kerrokseen 2 ja sitten laitteen tappeihin käyttämällä muita läpireikiä.

Topologiset polut jatkuvat tasolla 3 yksityiskohtiin “5” aktiivisten laitteiden yhdistämiseksi. Nämä liitännät kytketään sitten aktiivisista nastoista alasvetovastukseen aktiivisen laitteen alapuolelle. Suunnittelija käyttää toista topologia-aluetta säätelemään liitoksia kerroksesta 3 kerrokseen 1, jossa komponenttien nastat on jaettu aktiivisiin laitteisiin ja alasvetovastusihin.

Tämä yksityiskohtaisen suunnittelun taso kesti noin 30 sekuntia. Kun tämä suunnitelma on otettu talteen, PCB -suunnittelija saattaa haluta reitittää tai luoda uusia topologiasuunnitelmia välittömästi ja suorittaa sitten kaikki topologiasuunnitelmat automaattisella reitityksellä. Alle 10 sekuntia suunnittelun päättymisestä automaattisen johdotuksen tuloksiin. Nopeudella ei ole väliä, ja itse asiassa se on ajanhukkaa, jos suunnittelijan aikomukset jätetään huomiotta ja automaattinen johdotus on huono. Seuraavat kaaviot esittävät automaattisen johdotuksen tulokset.

Topologian reititys

Alkaen vasemmasta yläkulmasta, kaikki komponenttien nastojen johdot sijaitsevat kerroksen 1 suunnittelijan ilmoittamalla tavalla ja puristetaan tiukalle väylärakenteelle, kuten on esitetty yksityiskohdissa 1 ja 2 kuvassa 4. Siirtyminen tason 1 ja tason 3 välillä tapahtuu yksityiskohtaisesti ”3” ja muodostaa erittäin tilaa vievän läpireiän. Jälleen impedanssikerroin otetaan huomioon, joten viivat ovat leveämpiä ja etäisempiä, kuten todellinen leveysreitti edustaa.

Miten piirilevyjen suunnittelijat voivat käyttää topologiasuunnittelua ja johdotustyökaluja saadakseen PCB -suunnittelun nopeasti valmiiksi

Kuva 4: Topologioiden 1 ja 3 reitityksen tulokset.

Kuten kuvassa 4 on esitetty yksityiskohtaisesti ”5”, topologiareitti suurenee, koska on käytettävä reikiä yhden bitin T-tyypin liittymien sijoittamiseen. Tässä suunnitelma heijastaa jälleen suunnittelijan aikomusta näihin yksibittisiin T-tyypin vaihtopisteisiin, johdotus kerroksesta 3 kerrokseen 4. Lisäksi jälki kolmannessa kerroksessa on erittäin tiukka, vaikka se laajenee hieman lisäysreiästä, mutta tiukenee pian uudelleen reiän ohittamisen jälkeen.

Miten piirilevyjen suunnittelijat voivat käyttää topologiasuunnittelua ja johdotustyökaluja saadakseen PCB -suunnittelun nopeasti valmiiksi

Kuva 5: Reitityksen tulos yksityiskohdan 4 topologialla.

Kuva 6 esittää automaattisen johdotuksen tuloksen yksityiskohdassa ”5”. Aktiiviset laiteyhteydet kerroksessa 3 vaativat muuntamisen tasolle 1. Läpireiät on järjestetty siististi komponenttitappien yläpuolelle, ja kerroksen 1 johto on kytketty ensin aktiiviseen komponenttiin ja sitten kerroksen 1 alasvetovastaukseen.

Miten piirilevyjen suunnittelijat voivat käyttää topologiasuunnittelua ja johdotustyökaluja saadakseen PCB -suunnittelun nopeasti valmiiksi

Kuva 6: Yksityiskohtaisen topologian reitityksen tulos.

Yllä olevan esimerkin johtopäätös on, että 17 bittiä on eritelty neljään eri laitetyyppiin, mikä edustaa suunnittelijan aikomusta kerros- ja polkusuunnasta, jotka voidaan kaapata noin 30 sekunnissa. Sitten voidaan suorittaa korkealaatuinen automaattinen johdotus, vaadittu aika on noin 10 sekuntia.

Kun nostetaan abstraktion tasoa johdotuksesta topologiasuunnitteluun, yhteenliittämisen kokonaisaika lyhenee huomattavasti, ja suunnittelijoilla on todella selkeä käsitys tiheydestä ja mahdollisuudesta suorittaa suunnittelu loppuun ennen yhdistämisen alkamista, kuten miksi johdotusta pitää jatkaa tässä vaiheessa muotoilu? Miksi et jatka suunnittelua ja lisää johdotusta taakse? Milloin koko topologia suunnitellaan? Jos yllä olevaa esimerkkiä tarkastellaan, yhden suunnitelman abstraktioita voidaan käyttää toisen suunnitelman sijaan 17 erillisen verkon kanssa, joissa on monia linjasegmenttejä ja paljon reikiä kussakin verkossa, käsite, joka on erityisen tärkeä harkittaessa teknisen muutoksen määräystä (ECO) .

Engineering Change Order (ECO)

Seuraavassa esimerkissä FPGA -nastaulostulo on epätäydellinen. Suunnittelijat ovat ilmoittaneet tästä PCB -suunnittelijoille, mutta aikataulullisista syistä heidän on edistettävä suunnittelua mahdollisimman pitkälle ennen kuin FPGA -nastaulostulo on valmis.

Tiedossa olevan pin -lähdön tapauksessa PCB -suunnittelija alkaa suunnitella FPGA -tilaa, ja samalla suunnittelijan tulee harkita muiden laitteiden johtimia FPGA: han. IO: n oli tarkoitus olla FPGA: n oikealla puolella, mutta nyt se on FPGA: n vasemmalla puolella, jolloin pin -lähtö on täysin erilainen kuin alkuperäinen suunnitelma. Koska suunnittelijat työskentelevät korkeammalla abstraktiotasolla, he voivat sopeutua näihin muutoksiin poistamalla kaikki johdot FPGA: n ympäri siirtämisestä ja korvaamalla se topologian reittimuutoksilla.

Se ei kuitenkaan koske pelkästään FPG -kaasuja; Nämä uudet nastalähdöt vaikuttavat myös vastaavien laitteiden johtimiin. Polun pää liikkuu myös sovittaakseen litteäksi koteloidun johdon tuloreitin; Muussa tapauksessa kierretty parikaapeli kiertyy ja tuhlaa arvokasta tilaa suuritiheyksiselle piirilevylle. Näiden bittien kiertäminen vaatii lisätilaa johdotuksille ja rei’ityksille, joita ei ehkä täytetä suunnitteluvaiheen lopussa. Jos aikataulu olisi tiukka, tällaisten mukautusten tekeminen kaikkiin näihin reitteihin olisi mahdotonta. Asia on, että topologiasuunnittelu tarjoaa korkeamman abstraktion, joten näiden ECO: iden toteuttaminen on paljon helpompaa.

Suunnittelijan tarkoitusta noudattava automaattinen reititysalgoritmi asettaa laatuprioriteetin määräprioriteetin edelle. Jos laatuongelma havaitaan, on aivan oikein antaa yhteyden epäonnistua eikä tuottaa huonolaatuista johdotusta kahdesta syystä. Ensinnäkin on helpompi yhdistää epäonnistunut yhteys kuin puhdistaa tämä johdotus huonoilla tuloksilla ja muilla johdotustoiminnoilla, jotka automatisoivat johdotuksen. Toiseksi suunnittelijan aikomus toteutetaan ja suunnittelija saa päättää yhteyden laadusta. Nämä ajatukset ovat kuitenkin hyödyllisiä vain, jos epäonnistuneen johdotuksen liitännät ovat suhteellisen yksinkertaisia ​​ja paikallisia.

Hyvä esimerkki on kaapelin kyvyttömyys saavuttaa 100% suunniteltuja yhteyksiä. Laadun uhraamisen sijaan anna joidenkin suunnitelmien epäonnistua ja jätä osa kytkemättömästä johdotuksesta taakse. Kaikki johdot reititetään topologiasuunnittelulla, mutta kaikki eivät johda komponenttien nastoihin. Tämä varmistaa, että tilaa epäonnistuneille yhteyksille ja tarjoaa suhteellisen helpon yhteyden.

Tämä artikkelin yhteenveto

Topologiasuunnittelu on työkalu, joka toimii digitaalisen signaalitetun piirilevyn suunnitteluprosessin kanssa ja on helposti suunnittelijoiden saatavilla, mutta sillä on myös erityiset tila-, kerros- ja yhteysvirtausominaisuudet monimutkaisia ​​suunnittelukysymyksiä varten. Piirilevyjen suunnittelijat voivat käyttää topologian suunnittelutyökalua suunnittelun alussa tai sen jälkeen, kun suunnittelija on saanut IP -osoitteen, riippuen siitä, kuka käyttää tätä joustavaa työkalua, joka sopii parhaiten suunnitteluympäristöönsä.

Topologiset kaapelit yksinkertaisesti noudattavat suunnittelijan suunnitelmaa tai aikomusta tarjota laadukkaita kaapelointituloksia. Topologiasuunnittelu on ECO: n edessä paljon nopeampaa kuin erilliset liitännät, jolloin topologian kaapeli voi ottaa käyttöön ECO: n nopeammin ja tuottaa nopeat ja tarkat tulokset.