Comment les concepteurs de circuits imprimés peuvent-ils utiliser des outils de planification de topologie et de câblage pour terminer rapidement la conception de circuits imprimés ?

Ce document se concentre sur la PCB les concepteurs utilisant IP et utilisant en outre des outils de planification de topologie et de routage pour prendre en charge IP, complètent rapidement l’ensemble de la conception de PCB. Comme vous pouvez le voir sur la figure 1, la responsabilité de l’ingénieur de conception est d’obtenir la propriété intellectuelle en disposant un petit nombre de composants nécessaires et en planifiant des chemins d’interconnexion critiques entre eux. Une fois l’IP obtenue, les informations IP peuvent être fournies aux concepteurs de PCB qui font le reste de la conception.

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Comment les concepteurs de circuits imprimés peuvent-ils utiliser les outils de planification de la topologie et de câblage pour terminer rapidement la conception des circuits imprimés

Figure 1 : Les ingénieurs de conception obtiennent la propriété intellectuelle, les concepteurs de circuits imprimés utilisent en outre des outils de planification de la topologie et de câblage pour prendre en charge la propriété intellectuelle et complètent rapidement l’ensemble de la conception de circuits imprimés.

Au lieu d’avoir à passer par un processus d’interaction et d’itération entre les ingénieurs de conception et les concepteurs de PCB pour obtenir l’intention de conception correcte, les ingénieurs de conception obtiennent déjà ces informations et les résultats sont assez précis, ce qui aide beaucoup les concepteurs de PCB. Dans de nombreuses conceptions, les ingénieurs de conception et les concepteurs de circuits imprimés effectuent une mise en page et un câblage interactifs, ce qui prend un temps précieux des deux côtés. Historiquement, l’interactivité est nécessaire, mais chronophage et inefficace. Le plan initial fourni par l’ingénieur de conception peut n’être qu’un dessin manuel sans composants, largeur de bus ou repères de sortie de broche appropriés.

Alors que les ingénieurs utilisant des techniques de planification de la topologie peuvent capturer la disposition et les interconnexions de certains composants lorsque les concepteurs de PCB sont impliqués dans la conception, la conception peut nécessiter la disposition d’autres composants, capturer d’autres structures d’E/S et de bus, et toutes les interconnexions.

Les concepteurs de circuits imprimés doivent adopter la planification de la topologie et interagir avec les composants disposés et non disposés pour obtenir une planification optimale de la disposition et des interactions, améliorant ainsi l’efficacité de la conception des circuits imprimés.

Une fois que les zones critiques et à haute densité ont été aménagées et que la planification de la topologie est obtenue, la disposition peut être terminée avant la planification de la topologie finale. Par conséquent, certains chemins de topologie peuvent devoir fonctionner avec la disposition existante. Bien qu’ils soient de moindre priorité, ils doivent toujours être connectés. Ainsi, une partie de la planification a été générée autour de la disposition des composants. De plus, ce niveau de planification peut nécessiter plus de détails pour donner la priorité nécessaire aux autres signaux.

Planification détaillée de la topologie

La figure 2 montre une disposition détaillée des composants après leur disposition. Le bus a 17 bits au total, et ils ont un flux de signal assez bien organisé.

 

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Figure 2 : Les lignes de réseau pour ces bus sont le résultat d’une planification et d’un aménagement topologiques avec une priorité plus élevée.

Pour planifier ce bus, les concepteurs de PCB doivent tenir compte des barrières existantes, des règles de conception des couches et d’autres contraintes importantes. Avec ces conditions à l’esprit, ils ont tracé un chemin de topologie pour le bus, comme le montre la figure 3.

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Figure 3 : Le bus prévu.

Sur la figure 3, le détail « 1 » présente les broches des composants sur la couche supérieure de « rouge » pour le chemin topologique menant des broches des composants au détail « 2 ». La zone non encapsulée utilisée pour cette partie, et seule la première couche est identifiée comme la couche de câblage. Cela semble évident du point de vue de la conception, et l’algorithme de routage utilisera le chemin topologique avec la couche supérieure connectée au rouge. Cependant, certains obstacles peuvent fournir à l’algorithme d’autres options de routage de couche avant de router automatiquement ce bus particulier.

Comme le bus est organisé en tracés serrés au niveau de la première couche, le concepteur commence à planifier la transition vers la troisième couche au détail 3, en tenant compte de la distance parcourue par le bus sur l’ensemble du PCB. Notez que ce chemin topologique sur la troisième couche est plus large que la couche supérieure en raison de l’espace supplémentaire requis pour accueillir l’impédance. De plus, la conception spécifie l’emplacement exact (17 trous) pour la conversion de couche.

Comme le chemin topologique suit la partie centrale droite de la figure 3 pour détailler « 4 », de nombreuses jonctions en forme de T à un seul bit doivent être dessinées à partir des connexions du chemin topologique et des broches des composants individuels. Le choix du concepteur de PCB est de conserver la majeure partie du flux de connexion sur la couche 3 et à travers d’autres couches pour connecter les broches des composants. Ils ont donc dessiné une zone de topologie pour indiquer la connexion du faisceau principal à la couche 4 (rose) et ont fait connecter ces contacts en forme de T à un seul bit à la couche 2, puis aux broches de l’appareil à l’aide d’autres trous traversants.

Les chemins topologiques se poursuivent au niveau 3 pour détailler « 5 » pour connecter les appareils actifs. Ces connexions sont ensuite connectées des broches actives à une résistance de rappel sous le dispositif actif. Le concepteur utilise une autre zone de topologie pour réguler les connexions de la couche 3 à la couche 1, où les broches des composants sont divisées en dispositifs actifs et résistances pull-down.

Ce niveau de planification détaillée a pris environ 30 secondes. Une fois ce plan capturé, le concepteur de PCB peut vouloir immédiatement acheminer ou créer d’autres plans de topologie, puis terminer tous les plans de topologie avec un routage automatique. Moins de 10 secondes entre la fin de la planification et les résultats du câblage automatique. La vitesse n’a pas vraiment d’importance, et en fait c’est une perte de temps si les intentions du concepteur sont ignorées et la qualité du câblage automatique est mauvaise. Les schémas suivants montrent les résultats du câblage automatique.

Routage de la topologie

En commençant en haut à gauche, tous les fils des broches des composants sont situés sur la couche 1, comme indiqué par le concepteur, et compressés dans une structure de bus serrée, comme indiqué dans les détails « 1 » et « 2 » sur la figure 4. La transition entre le niveau 1 et le niveau 3 s’effectue dans le détail « 3 » et prend la forme d’un trou traversant très encombrant. Encore une fois, le facteur d’impédance est pris en compte, de sorte que les lignes sont plus larges et plus espacées, comme représenté par le chemin de largeur réel.

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Figure 4 : Résultats du routage avec les topologies 1 et 3.

Comme indiqué en détail « 4 » sur la figure 5, le chemin de la topologie devient plus grand en raison de la nécessité d’utiliser des trous pour accueillir des jonctions de type T à bit unique. Ici, le plan reflète à nouveau l’intention du concepteur pour ces points d’échange de type T à un seul bit, le câblage de la couche 3 à la couche 4. De plus, la trace sur la troisième couche est très serrée, bien qu’elle se dilate un peu au niveau du trou d’insertion, elle se resserre rapidement après avoir passé le trou.

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Figure 5 : Résultat du routage avec topologie de détail 4.

La figure 6 montre le résultat du câblage automatique au détail « 5 ». Les connexions de périphériques actifs au niveau de la couche 3 nécessitent une conversion vers la couche 1. Les trous traversants sont soigneusement disposés au-dessus des broches du composant, et le fil de la couche 1 est connecté d’abord au composant actif, puis à la résistance pull-down de la couche 1.

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Figure 6 : Le résultat du routage avec la topologie de détail 5.

La conclusion de l’exemple ci-dessus est que les 17 bits sont détaillés dans quatre types de périphériques différents, représentant l’intention du concepteur pour la direction de la couche et du chemin, qui peuvent être capturés en 30 secondes environ. Ensuite, un câblage automatique de haute qualité peut être effectué, le temps requis est d’environ 10 secondes.

En augmentant le niveau d’abstraction du câblage à la planification de la topologie, le temps d’interconnexion total est considérablement réduit et les concepteurs ont une compréhension très claire de la densité et du potentiel de terminer la conception avant le début de l’interconnexion, par exemple pourquoi garder le câblage à ce stade de la conception? Pourquoi ne pas aller de l’avant avec la planification et ajouter du câblage à l’arrière ? Quand la topologie complète sera-t-elle planifiée ? Si l’exemple ci-dessus est pris en compte, l’abstraction d’un plan peut être utilisée avec un autre plan plutôt qu’avec 17 réseaux séparés avec de nombreux segments de ligne et de nombreux trous dans chaque réseau, un concept qui est particulièrement important lors de l’examen d’un ordre de modification technique (ECO) .

Ordre de modification technique (OMT)

Dans l’exemple suivant, la sortie de la broche FPGA est incomplète. Les ingénieurs de conception ont informé les concepteurs de PCB de ce fait, mais pour des raisons de calendrier, ils doivent faire avancer la conception aussi loin que possible avant que la sortie de la broche FPGA ne soit terminée.

Dans le cas d’une sortie de broche connue, le concepteur de PCB commence à planifier l’espace FPGA et, en même temps, le concepteur doit prendre en compte les fils d’autres dispositifs vers le FPGA. L’E/S était prévu sur le côté droit du FPGA, mais maintenant il se trouve sur le côté gauche du FPGA, ce qui rend la sortie des broches complètement différente du plan d’origine. Étant donné que les concepteurs travaillent à un niveau d’abstraction plus élevé, ils peuvent s’adapter à ces changements en supprimant la surcharge liée au déplacement de tout le câblage autour du FPGA et en le remplaçant par des modifications de chemin de topologie.

Cependant, ce ne sont pas seulement les FPGas qui sont affectés ; Ces nouvelles sorties à broches affectent également les fils sortant des appareils associés. L’extrémité du chemin se déplace également afin d’accueillir le chemin d’entrée de plomb encapsulé à plat ; Sinon, les câbles à paires torsadées seront torsadés, ce qui gaspillera un espace précieux sur le PCB haute densité. La torsion de ces embouts nécessite un espace supplémentaire pour le câblage et les perforations, ce qui peut ne pas être atteint à la fin de la phase de conception. Si l’horaire était serré, il serait impossible de faire de tels ajustements sur tous ces itinéraires. Le fait est que la planification de la topologie fournit un niveau d’abstraction plus élevé, donc la mise en œuvre de ces ECO est beaucoup plus facile.

L’algorithme de routage automatique qui suit l’intention du concepteur définit une priorité de qualité sur une priorité de quantité. Si un problème de qualité est identifié, il est tout à fait juste de laisser la connexion échouer plutôt que de produire un câblage de mauvaise qualité, pour deux raisons. Premièrement, il est plus facile de connecter une connexion défaillante que de nettoyer ce câblage avec de mauvais résultats et d’autres opérations de câblage qui automatisent le câblage. Deuxièmement, l’intention du concepteur est réalisée et le concepteur est laissé à déterminer la qualité de la connexion. Cependant, ces idées ne sont utiles que si les connexions du câblage défaillant sont relativement simples et localisées.

Un bon exemple est l’incapacité d’un câbleur à réaliser 100 % des connexions planifiées. Au lieu de sacrifier la qualité, laissez une certaine planification échouer, laissant derrière vous du câblage non connecté. Tous les fils sont acheminés par la planification de la topologie, mais tous ne conduisent pas aux broches des composants. Cela garantit qu’il y a de la place pour les connexions défaillantes et fournit une connexion relativement facile.

Résumé de cet article

La planification de la topologie est un outil qui fonctionne avec un processus de conception de circuits imprimés à signal numérique et est facilement accessible aux ingénieurs de conception, mais il possède également des capacités spécifiques d’espace, de couche et de flux de connexion pour des considérations de planification complexes. Les concepteurs de circuits imprimés peuvent utiliser l’outil de planification de la topologie au début de la conception ou après que l’ingénieur de conception a obtenu son IP, selon la personne qui utilise cet outil flexible pour s’adapter au mieux à son environnement de conception.

Les câbles de topologie suivent simplement le plan ou l’intention du concepteur pour fournir des résultats de câblage de haute qualité. La planification de la topologie, lorsqu’elle est confrontée à ECO, est beaucoup plus rapide à opérer que des connexions séparées, permettant ainsi au câbleur de topologie d’adopter ECO plus rapidement, fournissant des résultats rapides et précis.