આ પેપર પર ધ્યાન કેન્દ્રિત કરે છે પીસીબી આઇપીનો ઉપયોગ કરતા ડિઝાઇનર્સ, અને આગળ આઇપીને સપોર્ટ કરવા માટે ટોપોલોજી પ્લાનિંગ અને રૂટીંગ ટૂલ્સનો ઉપયોગ કરીને, સમગ્ર પીસીબી ડિઝાઇનને ઝડપથી પૂર્ણ કરો. જેમ તમે આકૃતિ 1 પરથી જોઈ શકો છો, ડિઝાઇન એન્જિનિયરની જવાબદારી એ છે કે જરૂરી ઘટકોની નાની સંખ્યા મૂકીને અને તેમની વચ્ચે જટિલ ઇન્ટરકનેક્ટ પાથનું આયોજન કરીને આઇપી મેળવવી. એકવાર આઇપી મેળવી લીધા પછી, બાકીની ડિઝાઇન કરનાર પીસીબી ડિઝાઇનરોને આઇપી માહિતી પૂરી પાડી શકાય છે.

પીસીબી ડિઝાઇનર્સ પીસીબી ડિઝાઇનને ઝડપથી પૂર્ણ કરવા માટે ટોપોલોજી પ્લાનિંગ અને વાયરિંગ ટૂલ્સનો ઉપયોગ કેવી રીતે કરી શકે

આકૃતિ 1: ડિઝાઇન એન્જિનિયરોને IP મળે છે, PCB ડિઝાઇનર્સ IP ને સપોર્ટ કરવા માટે ટોપોલોજી પ્લાનિંગ અને વાયરિંગ ટૂલ્સનો વધુ ઉપયોગ કરે છે, ઝડપથી સમગ્ર PCB ડિઝાઇન પૂર્ણ કરે છે.

ડિઝાઇન ઇજનેરો અને પીસીબી ડિઝાઇનરો વચ્ચે સાચી ડિઝાઇન ઉદ્દેશ મેળવવા માટે ક્રિયાપ્રતિક્રિયા અને પુનરાવર્તનની પ્રક્રિયામાંથી પસાર થવાને બદલે, ડિઝાઇન ઇજનેરોને આ માહિતી પહેલાથી જ મળી છે અને પરિણામો એકદમ સચોટ છે, જે પીસીબી ડિઝાઇનરોને ઘણી મદદ કરે છે. ઘણી ડિઝાઇનમાં, ડિઝાઇન એન્જિનિયરો અને PCB ડિઝાઇનર્સ ઇન્ટરેક્ટિવ લેઆઉટ અને વાયરિંગ કરે છે, જે બંને બાજુએ મૂલ્યવાન સમય વાપરે છે. Histતિહાસિક રીતે, ક્રિયાપ્રતિક્રિયા જરૂરી છે, પરંતુ સમય માંગી લેતી અને બિનકાર્યક્ષમ છે. ડિઝાઇન એન્જિનિયર દ્વારા પૂરી પાડવામાં આવેલી પ્રારંભિક યોજના યોગ્ય ઘટકો, બસની પહોળાઈ અથવા પિન આઉટપુટ સંકેતો વગર માત્ર મેન્યુઅલ ડ્રોઇંગ હોઈ શકે છે.

જ્યારે ટોપોલોજી પ્લાનિંગ તકનીકોનો ઉપયોગ કરતા એન્જિનિયરો કેટલાક ઘટકોના લેઆઉટ અને આંતર જોડાણોને પકડી શકે છે કારણ કે PCB ડિઝાઇનર્સ ડિઝાઇનમાં સામેલ થાય છે, ડિઝાઇનને અન્ય ઘટકોના લેઆઉટની જરૂર પડી શકે છે, અન્ય IO અને બસ સ્ટ્રક્ચર્સ અને તમામ આંતર જોડાણોને પકડી શકે છે.

શ્રેષ્ઠ લેઆઉટ અને ક્રિયાપ્રતિક્રિયા આયોજન હાંસલ કરવા માટે PCB ડિઝાઇનરોએ ટોપોલોજી પ્લાનિંગ અપનાવવાની અને નાખેલા અને અનલેઇડ ઘટકો સાથે ક્રિયાપ્રતિક્રિયા કરવાની જરૂર છે, જેથી PCB ડિઝાઇન કાર્યક્ષમતામાં સુધારો થાય.

નિર્ણાયક અને ઉચ્ચ-ઘનતાવાળા વિસ્તારોની સ્થાપના અને ટોપોલોજીનું આયોજન પ્રાપ્ત થયા પછી, અંતિમ ટોપોલોજી આયોજન પહેલાં લેઆઉટ પૂર્ણ થઈ શકે છે. તેથી, કેટલાક ટોપોલોજી પાથ હાલના લેઆઉટ સાથે કામ કરી શકે છે. તેમ છતાં તેઓ ઓછી અગ્રતા ધરાવે છે, તેમ છતાં તેમને જોડવાની જરૂર છે. આમ આયોજનનો ભાગ ઘટકોના લેઆઉટની આસપાસ પેદા થયો હતો. વધુમાં, આયોજનના આ સ્તરને અન્ય સંકેતોને જરૂરી પ્રાથમિકતા આપવા માટે વધુ વિગતની જરૂર પડી શકે છે.

વિગતવાર ટોપોલોજી આયોજન

આકૃતિ 2 ઘટકો મૂક્યા પછી તેનું વિગતવાર લેઆઉટ બતાવે છે. બસમાં કુલ 17 બિટ્સ છે, અને તેમની પાસે એકદમ સુવ્યવસ્થિત સિગ્નલ પ્રવાહ છે.

પીસીબી ડિઝાઇનર્સ પીસીબી ડિઝાઇનને ઝડપથી પૂર્ણ કરવા માટે ટોપોલોજી પ્લાનિંગ અને વાયરિંગ ટૂલ્સનો ઉપયોગ કેવી રીતે કરી શકે

આકૃતિ 2: આ બસો માટે નેટવર્ક લાઇન ઉચ્ચ પ્રાથમિકતા સાથે ટોપોલોજી આયોજન અને લેઆઉટનું પરિણામ છે.

આ બસની યોજના બનાવવા માટે, પીસીબી ડિઝાઇનરોએ હાલના અવરોધો, સ્તર ડિઝાઇન નિયમો અને અન્ય મહત્વપૂર્ણ અવરોધોને ધ્યાનમાં લેવાની જરૂર છે. આ પરિસ્થિતિઓને ધ્યાનમાં રાખીને, તેઓએ આકૃતિ 3 માં બતાવ્યા પ્રમાણે બસ માટે ટોપોલોજી પાથ તૈયાર કર્યો.

પીસીબી ડિઝાઇનર્સ પીસીબી ડિઝાઇનને ઝડપથી પૂર્ણ કરવા માટે ટોપોલોજી પ્લાનિંગ અને વાયરિંગ ટૂલ્સનો ઉપયોગ કેવી રીતે કરી શકે

આકૃતિ 3: આયોજિત બસ.

આકૃતિ 3 માં, ઘટક પિનથી વિગતવાર “1” તરફ જતા ટોપોલોજીકલ પાથ માટે “લાલ” ના ઉપરના સ્તર પર ઘટક પિન મૂકે છે. આ ભાગ માટે વપરાતો અનકેપ્સુલેટેડ વિસ્તાર, અને માત્ર પ્રથમ સ્તરને કેબલિંગ લેયર તરીકે ઓળખવામાં આવે છે. ડિઝાઇન દ્રષ્ટિકોણથી આ સ્પષ્ટ લાગે છે, અને રૂટીંગ અલ્ગોરિધમ લાલ સાથે જોડાયેલ ટોચ સ્તર સાથે ટોપોલોજિકલ પાથનો ઉપયોગ કરશે. જો કે, કેટલીક અવરોધો આ ચોક્કસ બસને આપમેળે રૂટ કરતા પહેલા અન્ય લેયર રૂટિંગ વિકલ્પો સાથે અલ્ગોરિધમ પ્રદાન કરી શકે છે.

જેમ જેમ પ્રથમ સ્તર પર બસને ચુસ્ત નિશાનોમાં ગોઠવવામાં આવે છે, ડિઝાઇનર ત્રીજા સ્તર પર વિગતવાર 3 પર સંક્રમણની યોજના કરવાનું શરૂ કરે છે, બસ સમગ્ર પીસીબીમાં મુસાફરી કરેલા અંતરને ધ્યાનમાં લે છે. નોંધ કરો કે અવરોધને સમાવવા માટે જરૂરી વધારાની જગ્યાને કારણે ત્રીજા સ્તર પરનો આ ટોપોલોજિકલ માર્ગ ઉપલા સ્તર કરતા વિશાળ છે. વધુમાં, લેયર રૂપાંતરણ માટે ડિઝાઇન ચોક્કસ સ્થાન (17 છિદ્રો) સ્પષ્ટ કરે છે.

જેમ ટોપોલોજિકલ પાથ આકૃતિ 3 ના જમણા-મધ્ય ભાગને “4” વિગતવાર અનુસરે છે, ઘણા સિંગલ-બીટ ટી-આકારના જંકશનને ટોપોલોજીકલ પાથ કનેક્શન અને વ્યક્તિગત ઘટક પિનમાંથી દોરવાની જરૂર છે. પીસીબી ડિઝાઈનરની પસંદગી એ છે કે કનેક્શન કમ્પોનન્ટ પિનને જોડવા માટે લેયર 3 પર અને અન્ય લેયરમાં કનેક્શનનો મોટાભાગનો પ્રવાહ ચાલુ રાખવો. તેથી તેઓએ મુખ્ય બંડલથી લેયર 4 (ગુલાબી) સુધીના જોડાણને સૂચવવા માટે ટોપોલોજી વિસ્તાર દોર્યો, અને આ સિંગલ-બીટ ટી-આકારના સંપર્કો સ્તર 2 સાથે જોડાયા અને પછી અન્ય થ્રુ-હોલ્સનો ઉપયોગ કરીને ઉપકરણ પિન સાથે જોડાયા.

સક્રિય ઉપકરણોને કનેક્ટ કરવા માટે ટોપોલોજિકલ માર્ગો 3 થી વિગતવાર “5” સુધી ચાલુ રહે છે. આ જોડાણો પછી સક્રિય પીનથી સક્રિય ઉપકરણ નીચે પુલ-ડાઉન રેઝિસ્ટર સાથે જોડાયેલા છે. લેયર 3 થી લેયર 1 સુધીના જોડાણોને નિયંત્રિત કરવા માટે ડિઝાઇનર અન્ય ટોપોલોજી વિસ્તારનો ઉપયોગ કરે છે, જ્યાં કમ્પોનન્ટ પિનને સક્રિય ઉપકરણો અને પુલ-ડાઉન રેઝિસ્ટર્સમાં વહેંચવામાં આવે છે.

વિગતવાર આયોજનના આ સ્તરને પૂર્ણ થવામાં લગભગ 30 સેકન્ડનો સમય લાગ્યો. એકવાર આ યોજના કેપ્ચર થઈ જાય, પીસીબી ડિઝાઇનર તરત જ રૂટ અથવા આગળની ટોપોલોજી યોજનાઓ બનાવવા માંગે છે, અને પછી ઓટોમેટિક રૂટીંગ સાથે તમામ ટોપોલોજી યોજનાઓ પૂર્ણ કરે છે. આયોજન પૂર્ણ થયા પછી 10 સેકન્ડથી ઓછા સમયમાં ઓટોમેટિક વાયરિંગના પરિણામો સુધી. ઝડપ ખરેખર વાંધો નથી, અને હકીકતમાં તે સમયનો બગાડ છે જો ડિઝાઇનરના ઇરાદાને અવગણવામાં આવે અને સ્વચાલિત વાયરિંગ ગુણવત્તા નબળી હોય. નીચેના આકૃતિઓ આપોઆપ વાયરિંગના પરિણામો દર્શાવે છે.

ટોપોલોજી રૂટીંગ

ઉપર ડાબેથી શરૂ કરીને, ઘટક પિનમાંથી તમામ વાયર ડિઝાઇનર દ્વારા દર્શાવ્યા મુજબ, સ્તર 1 પર સ્થિત છે, અને આકૃતિ 1 માં વિગતો “2” અને “4” માં બતાવ્યા પ્રમાણે, ચુસ્ત બસ સ્ટ્રક્ચરમાં સંકુચિત છે. સ્તર 1 અને સ્તર 3 વચ્ચેનું સંક્રમણ વિગતવાર “3” માં થાય છે અને ખૂબ જ જગ્યા-વપરાશ થ્રુ-હોલનું સ્વરૂપ લે છે. ફરીથી, અવબાધ પરિબળને ધ્યાનમાં લેવામાં આવે છે, તેથી વાસ્તવિક પહોળાઈ પાથ દ્વારા દર્શાવ્યા મુજબ રેખાઓ વિશાળ અને વધુ અંતરવાળી હોય છે.

પીસીબી ડિઝાઇનર્સ પીસીબી ડિઝાઇનને ઝડપથી પૂર્ણ કરવા માટે ટોપોલોજી પ્લાનિંગ અને વાયરિંગ ટૂલ્સનો ઉપયોગ કેવી રીતે કરી શકે

આકૃતિ 4: ટોપોલોજી 1 અને 3 સાથે રૂટીંગના પરિણામો.

આકૃતિ 4 માં “5” વિગતવાર બતાવ્યા પ્રમાણે, સિંગલ-બીટ ટી-ટાઇપ જંકશનને સમાવવા માટે છિદ્રોનો ઉપયોગ કરવાની જરૂરિયાતને કારણે ટોપોલોજી પાથ મોટો બને છે. અહીં યોજના ફરીથી આ સિંગલ-બીટ ટી-ટાઇપ એક્સચેન્જ પોઇન્ટ્સ માટે ડિઝાઇનરના ઇરાદાને પ્રતિબિંબિત કરે છે, લેયર 3 થી લેયર 4 સુધી વાયરિંગ. આ ઉપરાંત, ત્રીજા સ્તર પરનો ટ્રેસ ખૂબ જ ચુસ્ત છે, જો કે તે ઇન્સર્શન હોલ પર થોડો વિસ્તરે છે, છિદ્ર પસાર કર્યા પછી તે ટૂંક સમયમાં ફરીથી કડક થઈ જાય છે.

પીસીબી ડિઝાઇનર્સ પીસીબી ડિઝાઇનને ઝડપથી પૂર્ણ કરવા માટે ટોપોલોજી પ્લાનિંગ અને વાયરિંગ ટૂલ્સનો ઉપયોગ કેવી રીતે કરી શકે

આકૃતિ 5: વિગતવાર 4 ટોપોલોજી સાથે રૂટીંગનું પરિણામ.

આકૃતિ 6 વિગતવાર “5” પર સ્વચાલિત વાયરિંગનું પરિણામ બતાવે છે. સ્તર 3 પર સક્રિય ઉપકરણ જોડાણોને સ્તર 1 માં રૂપાંતરની જરૂર છે. થ્રો-હોલ્સ ઘટક પિન ઉપર સરસ રીતે ગોઠવાયેલા છે, અને લેયર 1 વાયર પહેલા સક્રિય ઘટક સાથે અને પછી લેયર 1 પુલ-ડાઉન રેઝિસ્ટર સાથે જોડાયેલ છે.

પીસીબી ડિઝાઇનર્સ પીસીબી ડિઝાઇનને ઝડપથી પૂર્ણ કરવા માટે ટોપોલોજી પ્લાનિંગ અને વાયરિંગ ટૂલ્સનો ઉપયોગ કેવી રીતે કરી શકે

આકૃતિ 6: વિગતવાર 5 ટોપોલોજી સાથે રૂટીંગનું પરિણામ.

ઉપરોક્ત ઉદાહરણનો નિષ્કર્ષ એ છે કે 17 બિટ્સ ચાર અલગ અલગ ઉપકરણ પ્રકારોમાં વિગતવાર છે, જે સ્તર અને પાથ દિશા માટે ડિઝાઇનરના હેતુને રજૂ કરે છે, જે લગભગ 30 સેકન્ડમાં પકડી શકાય છે. પછી ઉચ્ચ ગુણવત્તાની સ્વચાલિત વાયરિંગ હાથ ધરવામાં આવી શકે છે, જરૂરી સમય લગભગ 10 સેકંડ છે.

વાયરિંગથી ટોપોલોજી પ્લાનિંગ સુધી એબ્સ્ટ્રેક્શનનું સ્તર વધારીને, કુલ ઇન્ટરકનેક્ટ સમય ઘણો ઓછો થાય છે, અને ડિઝાઇનરોને ઘનતાની ખરેખર સ્પષ્ટ સમજણ હોય છે અને ઇન્ટરકનેક્ટ શરૂ થાય તે પહેલાં ડિઝાઇન પૂર્ણ કરવાની સંભાવના હોય છે, જેમ કે આ બિંદુએ વાયરિંગ કેમ રાખવું આકૃતિ? શા માટે આયોજન સાથે આગળ ન વધો અને પાછળ વાયરિંગ ઉમેરો? સંપૂર્ણ ટોપોલોજીનું આયોજન ક્યારે થશે? જો ઉપરોક્ત ઉદાહરણ ગણવામાં આવે તો, એક યોજનાના અમૂર્તનો ઉપયોગ અન્ય યોજના સાથે કરી શકાય છે, તેના બદલે 17 અલગ અલગ લાઈન સેગમેન્ટ અને દરેક નેટવર્કમાં ઘણા છિદ્રો સાથે, એક ખ્યાલ જે ખાસ કરીને એન્જિનિયરિંગ ચેન્જ ઓર્ડર (ECO) પર વિચાર કરતી વખતે મહત્વપૂર્ણ છે. .

એન્જિનિયરિંગ ચેન્જ ઓર્ડર (ECO)

નીચેના ઉદાહરણમાં, FPGA પિન આઉટપુટ અપૂર્ણ છે. ડિઝાઇન ઇજનેરોએ પીસીબીના ડિઝાઇનરોને આ હકીકતથી માહિતગાર કર્યા છે, પરંતુ શેડ્યૂલ કારણોસર, એફપીજીએ પિન આઉટપુટ પૂર્ણ થાય તે પહેલાં તેઓએ ડિઝાઇનને શક્ય હોય ત્યાં સુધી આગળ વધારવાની જરૂર છે.

જાણીતા પિન આઉટપુટના કિસ્સામાં, પીસીબી ડિઝાઇનર એફપીજીએ સ્પેસનું આયોજન કરવાનું શરૂ કરે છે, અને તે જ સમયે, ડિઝાઈનરે અન્ય ઉપકરણોથી એફપીજીએ તરફ દોરી જવાનું વિચારવું જોઈએ. IO ને FPGA ની જમણી બાજુ રાખવાની યોજના હતી, પરંતુ હવે તે FPGA ની ડાબી બાજુએ છે, જેના કારણે પિન આઉટપુટ મૂળ યોજનાથી સંપૂર્ણપણે અલગ છે. કારણ કે ડિઝાઇનર્સ એબ્સ્ટ્રેક્શનના ઉચ્ચ સ્તર પર કામ કરે છે, તેઓ FPGA ની આસપાસના તમામ વાયરિંગને ખસેડવાના ઓવરહેડને દૂર કરીને અને તેને ટોપોલોજી પાથ મોડિફિકેશન સાથે બદલીને આ ફેરફારોને સમાવી શકે છે.

જો કે, તે માત્ર FPGas નથી જે અસરગ્રસ્ત છે; આ નવા પિન આઉટપુટ સંબંધિત ઉપકરણોમાંથી બહાર આવતા લીડ્સને પણ અસર કરે છે. સપાટ-સમાવિષ્ટ લીડ એન્ટ્રી પાથને સમાવવા માટે પાથનો અંત પણ આગળ વધે છે; નહિંતર, ટ્વિસ્ટેડ-જોડી કેબલ્સ ટ્વિસ્ટેડ થશે, ઉચ્ચ ઘનતાવાળા PCB પર મૂલ્યવાન જગ્યા બગાડશે. આ બિટ્સ માટે ટ્વિસ્ટિંગ માટે વાયરિંગ અને છિદ્રો માટે વધારાની જગ્યાની જરૂર પડે છે, જે કદાચ ડિઝાઇન તબક્કાના અંતે પૂરી ન થઈ શકે. જો સમયપત્રક ચુસ્ત હોત, તો આ તમામ માર્ગોમાં આવા ગોઠવણો કરવાનું અશક્ય હશે. મુદ્દો એ છે કે ટોપોલોજી આયોજન ઉચ્ચ સ્તરનું અમૂર્તતા પ્રદાન કરે છે, તેથી આ ECOs ને અમલમાં મૂકવું ઘણું સરળ છે.

ઓટોમેટિક રૂટીંગ અલ્ગોરિધમ જે ડિઝાઇનરના ઉદ્દેશને અનુસરે છે તે જથ્થાની અગ્રતા પર ગુણવત્તાની પ્રાથમિકતા નક્કી કરે છે. જો ગુણવત્તાની સમસ્યા ઓળખવામાં આવે છે, તો બે કારણોસર નબળી-ગુણવત્તાની વાયરિંગ પેદા કરવાને બદલે જોડાણને નિષ્ફળ થવા દેવું એકદમ યોગ્ય છે. પ્રથમ, ખરાબ પરિણામો અને વાયરિંગને સ્વચાલિત કરતી અન્ય વાયરિંગ કામગીરી સાથે આ વાયરિંગને સાફ કરવા કરતાં નિષ્ફળ કનેક્શનને જોડવું વધુ સરળ છે. બીજું, ડિઝાઇનરનો ઉદ્દેશ હાથ ધરવામાં આવે છે અને ડિઝાઈનરને જોડાણની ગુણવત્તા નક્કી કરવાનું બાકી છે. જો કે, આ વિચારો ત્યારે જ ઉપયોગી છે જ્યારે નિષ્ફળ વાયરિંગના જોડાણો પ્રમાણમાં સરળ અને સ્થાનિક હોય.

એક સારું ઉદાહરણ 100% આયોજિત જોડાણો પ્રાપ્ત કરવા માટે કેબલરની અસમર્થતા છે. ગુણવત્તાનું બલિદાન આપવાને બદલે, કેટલાક આયોજનને નિષ્ફળ થવા દો, કેટલાક બિન કનેક્ટેડ વાયરિંગને પાછળ છોડી દો. બધા વાયરો ટોપોલોજી આયોજન દ્વારા રૂટ કરવામાં આવે છે, પરંતુ બધા ઘટક પિન તરફ દોરી જતા નથી. આ ખાતરી કરે છે કે નિષ્ફળ જોડાણો માટે જગ્યા છે અને પ્રમાણમાં સરળ જોડાણ પૂરું પાડે છે.

આ લેખ સારાંશ

ટોપોલોજી પ્લાનિંગ એ એક સાધન છે જે ડિજિટલ સિગ્નલાઇઝ્ડ પીસીબી ડિઝાઇન પ્રક્રિયા સાથે કામ કરે છે અને ડિઝાઇન ઇજનેરો માટે સરળતાથી સુલભ છે, પરંતુ તેમાં જટિલ આયોજન વિચારણાઓ માટે ચોક્કસ અવકાશી, સ્તર અને જોડાણ પ્રવાહ ક્ષમતા પણ છે. પીસીબી ડિઝાઇનર્સ ડિઝાઇનની શરૂઆતમાં અથવા ડિઝાઇન ઇજનેર તેમના આઇપી પ્રાપ્ત કર્યા પછી ટોપોલોજી પ્લાનિંગ ટૂલનો ઉપયોગ કરી શકે છે, જે તેમના ડિઝાઇન પર્યાવરણને શ્રેષ્ઠ રીતે ફિટ કરવા માટે આ લવચીક સાધનનો ઉપયોગ કરે છે તેના આધારે.

ટોપોલોજી કેબલર્સ ફક્ત ડિઝાઇનરની યોજના અથવા ઉચ્ચ-ગુણવત્તાવાળા કેબલિંગ પરિણામો પ્રદાન કરવાના ઉદ્દેશને અનુસરે છે. ઇકોનો સામનો કરતી વખતે ટોપોલોજીનું આયોજન, અલગ જોડાણો કરતાં કામ કરવા માટે ખૂબ જ ઝડપી હોય છે, આમ ટોપોલોજી કેબલરને ઝડપી અને સચોટ પરિણામો પૂરા પાડીને ઇસીઓને વધુ ઝડપથી અપનાવવા સક્ષમ બનાવે છે.