यह पेपर पर केंद्रित है पीसीबी आईपी ​​का उपयोग करने वाले डिजाइनर, और आगे आईपी का समर्थन करने के लिए टोपोलॉजी प्लानिंग और रूटिंग टूल्स का उपयोग करते हुए, पूरे पीसीबी डिजाइन को जल्दी से पूरा करते हैं। जैसा कि आप चित्र 1 से देख सकते हैं, डिज़ाइन इंजीनियर की जिम्मेदारी आवश्यक घटकों की एक छोटी संख्या को बिछाकर और उनके बीच महत्वपूर्ण इंटरकनेक्ट पथों की योजना बनाकर आईपी प्राप्त करना है। एक बार आईपी प्राप्त हो जाने के बाद, पीसीबी डिजाइनरों को आईपी जानकारी प्रदान की जा सकती है जो बाकी डिजाइन करते हैं।

PCB डिज़ाइनर जल्दी से PCB डिज़ाइन को पूरा करने के लिए टोपोलॉजी प्लानिंग और वायरिंग टूल्स का उपयोग कैसे कर सकते हैं?

चित्रा 1: डिजाइन इंजीनियरों को आईपी मिलता है, पीसीबी डिजाइनर आईपी का समर्थन करने के लिए टोपोलॉजी प्लानिंग और वायरिंग टूल्स का उपयोग करते हैं, जल्दी से पूरे पीसीबी डिजाइन को पूरा करते हैं।

डिजाइन इंजीनियरों और पीसीबी डिजाइनरों के बीच बातचीत और पुनरावृत्ति की प्रक्रिया से गुजरने के बजाय, डिजाइन इंजीनियरों को पहले से ही यह जानकारी मिल जाती है और परिणाम काफी सटीक होते हैं, जिससे पीसीबी डिजाइनरों को बहुत मदद मिलती है। कई डिज़ाइनों में, डिज़ाइन इंजीनियर और PCB डिज़ाइनर इंटरेक्टिव लेआउट और वायरिंग करते हैं, जिसमें दोनों तरफ का बहुमूल्य समय लगता है। ऐतिहासिक रूप से, अन्तरक्रियाशीलता आवश्यक है, लेकिन समय लेने वाली और अक्षम है। डिज़ाइन इंजीनियर द्वारा प्रदान की गई प्रारंभिक योजना उचित घटकों, बस की चौड़ाई या पिन आउटपुट संकेतों के बिना सिर्फ एक मैनुअल ड्राइंग हो सकती है।

जबकि टोपोलॉजी प्लानिंग तकनीकों का उपयोग करने वाले इंजीनियर कुछ घटकों के लेआउट और इंटरकनेक्शन को पकड़ सकते हैं क्योंकि पीसीबी डिजाइनर डिजाइन में शामिल हो जाते हैं, डिजाइन को अन्य घटकों के लेआउट की आवश्यकता हो सकती है, अन्य आईओ और बस संरचनाओं को कैप्चर कर सकते हैं, और सभी इंटरकनेक्शन।

पीसीबी डिजाइनरों को टोपोलॉजी प्लानिंग को अपनाने की जरूरत है और इष्टतम लेआउट और इंटरेक्शन प्लानिंग प्राप्त करने के लिए निर्धारित और अनलेड घटकों के साथ बातचीत करना चाहिए, जिससे पीसीबी डिजाइन दक्षता में सुधार हो सके।

महत्वपूर्ण और उच्च घनत्व वाले क्षेत्रों को निर्धारित करने और टोपोलॉजी योजना प्राप्त करने के बाद, अंतिम टोपोलॉजी योजना से पहले लेआउट को पूरा किया जा सकता है। इसलिए, कुछ टोपोलॉजी पथों को मौजूदा लेआउट के साथ काम करना पड़ सकता है। हालांकि वे कम प्राथमिकता वाले हैं, फिर भी उन्हें कनेक्ट करने की आवश्यकता है। इस प्रकार योजना का हिस्सा घटकों के लेआउट के आसपास उत्पन्न हुआ था। इसके अलावा, अन्य संकेतों को आवश्यक प्राथमिकता देने के लिए योजना के इस स्तर पर अधिक विस्तार की आवश्यकता हो सकती है।

विस्तृत टोपोलॉजी योजना

चित्र 2 घटकों के रखे जाने के बाद उनका विस्तृत लेआउट दिखाता है। बस में कुल 17 बिट हैं, और उनके पास काफी सुव्यवस्थित सिग्नल प्रवाह है।

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चित्र 2: इन बसों के लिए नेटवर्क लाइनें उच्च प्राथमिकता के साथ टोपोलॉजी योजना और लेआउट का परिणाम हैं।

इस बस की योजना बनाने के लिए, पीसीबी डिजाइनरों को मौजूदा बाधाओं, परत डिजाइन नियमों और अन्य महत्वपूर्ण बाधाओं पर विचार करने की आवश्यकता है। इन शर्तों को ध्यान में रखते हुए, उन्होंने बस के लिए एक टोपोलॉजी पथ तैयार किया जैसा कि चित्र 3 में दिखाया गया है।

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चित्र 3: नियोजित बस।

चित्रा 3 में, विस्तार “1” घटक पिन से विस्तार “2” तक जाने वाले टोपोलॉजिकल पथ के लिए “लाल” की शीर्ष परत पर घटक पिन देता है। इस भाग के लिए उपयोग किया गया अनकैप्सुलेटेड क्षेत्र, और केवल पहली परत को केबल बिछाने की परत के रूप में पहचाना जाता है। यह एक डिजाइन के दृष्टिकोण से स्पष्ट प्रतीत होता है, और रूटिंग एल्गोरिथम लाल रंग से जुड़ी शीर्ष परत के साथ टोपोलॉजिकल पथ का उपयोग करेगा। हालांकि, कुछ बाधाएं इस विशेष बस को स्वचालित रूप से रूट करने से पहले अन्य लेयर रूटिंग विकल्पों के साथ एल्गोरिदम प्रदान कर सकती हैं।

चूंकि बस को पहली परत पर तंग निशानों में व्यवस्थित किया जाता है, इसलिए डिज़ाइनर विस्तार 3 पर तीसरी परत में संक्रमण की योजना बनाना शुरू कर देता है, इस बात को ध्यान में रखते हुए कि बस पूरे पीसीबी में यात्रा करती है। ध्यान दें कि प्रतिबाधा को समायोजित करने के लिए आवश्यक अतिरिक्त स्थान के कारण तीसरी परत पर यह टोपोलॉजिकल पथ शीर्ष परत से अधिक चौड़ा है। इसके अलावा, डिज़ाइन परत रूपांतरण के लिए सटीक स्थान (17 छेद) निर्दिष्ट करता है।

जैसा कि टोपोलॉजिकल पथ चित्र 3 के दाएं-केंद्र भाग से विस्तार “4” का अनुसरण करता है, कई एकल-बिट टी-आकार के जंक्शनों को टोपोलॉजिकल पथ कनेक्शन और व्यक्तिगत घटक पिन से तैयार करने की आवश्यकता होती है। पीसीबी डिजाइनर की पसंद अधिकांश कनेक्शन प्रवाह को परत 3 पर और अन्य परतों के माध्यम से घटक पिनों को जोड़ने के लिए रखना है। इसलिए उन्होंने मुख्य बंडल से परत 4 (गुलाबी) के कनेक्शन को इंगित करने के लिए एक टोपोलॉजी क्षेत्र खींचा, और इन सिंगल-बिट टी-आकार के संपर्कों को परत 2 से कनेक्ट किया गया और फिर अन्य थ्रू-होल का उपयोग करके डिवाइस पिन से कनेक्ट किया गया।

सक्रिय उपकरणों को जोड़ने के लिए टोपोलॉजिकल पथ स्तर 3 से विस्तार “5” तक जारी है। ये कनेक्शन तब सक्रिय पिन से सक्रिय डिवाइस के नीचे एक पुल-डाउन रोकनेवाला से जुड़े होते हैं। डिजाइनर परत 3 से परत 1 तक कनेक्शन को विनियमित करने के लिए एक अन्य टोपोलॉजी क्षेत्र का उपयोग करता है, जहां घटक पिन सक्रिय उपकरणों और पुल-डाउन प्रतिरोधों में विभाजित होते हैं।

विस्तृत योजना के इस स्तर को पूरा करने में लगभग 30 सेकंड का समय लगा। एक बार जब इस योजना पर कब्जा कर लिया जाता है, तो पीसीबी डिजाइनर तुरंत रूट करना चाहता है या आगे की टोपोलॉजी योजना बना सकता है, और फिर स्वचालित रूटिंग के साथ सभी टोपोलॉजी योजनाओं को पूरा कर सकता है। योजना के पूरा होने से लेकर स्वचालित वायरिंग के परिणामों तक 10 सेकंड से भी कम समय। गति वास्तव में मायने नहीं रखती है, और वास्तव में यह समय की बर्बादी है अगर डिजाइनर के इरादों को नजरअंदाज कर दिया जाता है और स्वचालित वायरिंग की गुणवत्ता खराब होती है। निम्नलिखित आरेख स्वचालित तारों के परिणाम दिखाते हैं।

टोपोलॉजी रूटिंग

ऊपर बाईं ओर से, घटक पिन से सभी तार परत 1 पर स्थित हैं, जैसा कि डिजाइनर द्वारा व्यक्त किया गया है, और एक तंग बस संरचना में संकुचित है, जैसा कि चित्र 1 में विवरण “2” और “4” में दिखाया गया है। स्तर 1 और स्तर 3 के बीच का संक्रमण विस्तार “3” में होता है और एक बहुत ही स्थान लेने वाले थ्रू-होल का रूप ले लेता है। फिर से, प्रतिबाधा कारक को ध्यान में रखा जाता है, इसलिए रेखाएं व्यापक और अधिक दूरी वाली होती हैं, जैसा कि वास्तविक चौड़ाई पथ द्वारा दर्शाया गया है।

PCB डिज़ाइनर जल्दी से PCB डिज़ाइन को पूरा करने के लिए टोपोलॉजी प्लानिंग और वायरिंग टूल्स का उपयोग कैसे कर सकते हैं?

चित्र 4: टोपोलॉजी 1 और 3 के साथ रूटिंग के परिणाम।

जैसा कि चित्र 4 में विस्तार “5” में दिखाया गया है, सिंगल-बिट टी-टाइप जंक्शनों को समायोजित करने के लिए छेदों का उपयोग करने की आवश्यकता के कारण टोपोलॉजी पथ बड़ा हो जाता है। यहां योजना फिर से इन सिंगल-बिट टी-टाइप एक्सचेंज पॉइंट्स के लिए डिज़ाइनर के इरादे को दर्शाती है, लेयर 3 से लेयर 4 तक वायरिंग। इसके अलावा, तीसरी परत पर निशान बहुत तंग है, हालांकि यह सम्मिलन छेद पर थोड़ा फैलता है, यह जल्द ही छेद को पार करने के बाद फिर से कसता है।

PCB डिज़ाइनर जल्दी से PCB डिज़ाइन को पूरा करने के लिए टोपोलॉजी प्लानिंग और वायरिंग टूल्स का उपयोग कैसे कर सकते हैं?

चित्र 5: विस्तार 4 टोपोलॉजी के साथ रूटिंग का परिणाम।

चित्रा 6 विस्तार “5” पर स्वचालित तारों का परिणाम दिखाता है। परत 3 पर सक्रिय डिवाइस कनेक्शन के लिए परत 1 में रूपांतरण की आवश्यकता होती है। थ्रू-होल को घटक पिन के ऊपर बड़े करीने से व्यवस्थित किया जाता है, और परत 1 तार पहले सक्रिय घटक से जुड़ा होता है और फिर परत 1 पुल-डाउन रोकनेवाला से जुड़ा होता है।

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चित्र 6: विस्तार 5 टोपोलॉजी के साथ रूटिंग का परिणाम।

उपरोक्त उदाहरण का निष्कर्ष यह है कि 17 बिट्स चार अलग-अलग डिवाइस प्रकारों में विस्तृत हैं, जो परत और पथ दिशा के लिए डिजाइनर के इरादे का प्रतिनिधित्व करते हैं, जिसे लगभग 30 सेकंड में कैप्चर किया जा सकता है। फिर उच्च गुणवत्ता वाली स्वचालित वायरिंग की जा सकती है, आवश्यक समय लगभग 10 सेकंड है।

वायरिंग से लेकर टोपोलॉजी प्लानिंग तक एब्स्ट्रैक्शन के स्तर को बढ़ाकर, कुल इंटरकनेक्ट समय बहुत कम हो जाता है, और डिजाइनरों को घनत्व की वास्तव में स्पष्ट समझ होती है और इंटरकनेक्ट शुरू होने से पहले डिजाइन को पूरा करने की क्षमता होती है, जैसे कि इस बिंदु पर वायरिंग क्यों रखें। परिरूप? क्यों न प्लानिंग को आगे बढ़ाया जाए और बैक में वायरिंग जोड़ दी जाए? पूर्ण टोपोलॉजी की योजना कब बनाई जाएगी? यदि उपरोक्त उदाहरण पर विचार किया जाता है, तो एक योजना के सार का उपयोग दूसरी योजना के साथ किया जा सकता है, न कि 17 अलग-अलग नेटवर्क के साथ कई लाइन सेगमेंट और प्रत्येक नेटवर्क में कई छेद, एक अवधारणा जो इंजीनियरिंग चेंज ऑर्डर (ईसीओ) पर विचार करते समय विशेष रूप से महत्वपूर्ण है। .

इंजीनियरिंग परिवर्तन आदेश (ईसीओ)

निम्नलिखित उदाहरण में, FPGA पिन आउटपुट अधूरा है। डिज़ाइन इंजीनियरों ने इस तथ्य के बारे में पीसीबी डिजाइनरों को सूचित किया है, लेकिन शेड्यूल कारणों से, उन्हें एफपीजीए पिन आउटपुट पूरा होने से पहले जितना संभव हो सके डिजाइन को आगे बढ़ाने की जरूरत है।

ज्ञात पिन आउटपुट के मामले में, PCB डिज़ाइनर FPGA स्पेस की योजना बनाना शुरू करता है, और साथ ही, डिज़ाइनर को अन्य डिवाइस से FPGA के लिए लीड पर विचार करना चाहिए। IO को FPGA के दाईं ओर होने की योजना थी, लेकिन अब यह FPGA के बाईं ओर है, जिससे पिन आउटपुट मूल योजना से पूरी तरह से अलग हो जाता है। चूंकि डिजाइनर उच्च स्तर के अमूर्तता पर काम करते हैं, इसलिए वे एफपीजीए के चारों ओर सभी तारों को स्थानांतरित करने और इसे टोपोलॉजी पथ संशोधनों के साथ बदलने के ऊपरी हिस्से को हटाकर इन परिवर्तनों को समायोजित कर सकते हैं।

हालांकि, केवल FPGs ही प्रभावित नहीं होते हैं; ये नए पिन आउटपुट संबंधित डिवाइस से निकलने वाले लीड को भी प्रभावित करते हैं। पथ का अंत भी फ्लैट-एनकैप्सुलेटेड लीड प्रवेश पथ को समायोजित करने के लिए चलता है; अन्यथा, उच्च-घनत्व वाले पीसीबी पर मूल्यवान स्थान बर्बाद करते हुए, मुड़-जोड़ी केबल्स मुड़ जाएंगे। इन बिट्स के लिए घुमाव के लिए वायरिंग और वेध के लिए अतिरिक्त जगह की आवश्यकता होती है, जो डिजाइन चरण के अंत में पूरा नहीं हो सकता है। यदि समय सारिणी तंग होती, तो इन सभी मार्गों में इस तरह का समायोजन करना असंभव होता। मुद्दा यह है कि टोपोलॉजी योजना उच्च स्तर की अमूर्तता प्रदान करती है, इसलिए इन ईसीओ को लागू करना बहुत आसान है।

स्वचालित रूटिंग एल्गोरिथ्म जो डिज़ाइनर के इरादे का अनुसरण करता है, मात्रा प्राथमिकता पर गुणवत्ता प्राथमिकता निर्धारित करता है। यदि गुणवत्ता की समस्या की पहचान की जाती है, तो दो कारणों से खराब-गुणवत्ता वाली वायरिंग उत्पन्न करने के बजाय कनेक्शन को विफल होने देना बिल्कुल सही है। सबसे पहले, इस वायरिंग को खराब परिणामों और वायरिंग को स्वचालित करने वाले अन्य वायरिंग संचालन के साथ साफ करने की तुलना में एक असफल कनेक्शन को जोड़ना आसान है। दूसरा, डिजाइनर के इरादे को पूरा किया जाता है और डिजाइनर को कनेक्शन की गुणवत्ता निर्धारित करने के लिए छोड़ दिया जाता है। हालांकि, ये विचार तभी उपयोगी हैं जब विफल तारों के कनेक्शन अपेक्षाकृत सरल और स्थानीयकृत हों।

एक अच्छा उदाहरण 100% नियोजित कनेक्शन प्राप्त करने के लिए एक केबलर की अक्षमता है। गुणवत्ता का त्याग करने के बजाय, कुछ योजनाओं को विफल होने दें, कुछ असंबद्ध तारों को पीछे छोड़ दें। सभी तारों को टोपोलॉजी प्लानिंग द्वारा रूट किया जाता है, लेकिन सभी कंपोनेंट पिन तक नहीं ले जाते हैं। यह सुनिश्चित करता है कि असफल कनेक्शन के लिए जगह है और अपेक्षाकृत आसान कनेक्शन प्रदान करता है।

यह लेख सारांश

टोपोलॉजी प्लानिंग एक ऐसा उपकरण है जो डिजिटल सिग्नल वाली पीसीबी डिजाइन प्रक्रिया के साथ काम करता है और डिजाइन इंजीनियरों के लिए आसानी से सुलभ है, लेकिन इसमें जटिल नियोजन विचारों के लिए विशिष्ट स्थानिक, परत और कनेक्शन प्रवाह क्षमताएं भी हैं। पीसीबी डिज़ाइनर टोपोलॉजी प्लानिंग टूल का उपयोग डिज़ाइन की शुरुआत में या डिज़ाइन इंजीनियर द्वारा अपना आईपी प्राप्त करने के बाद कर सकते हैं, जो इस बात पर निर्भर करता है कि कौन इस लचीले टूल का उपयोग अपने डिज़ाइन वातावरण को सर्वोत्तम रूप से फिट करने के लिए कर रहा है।

टोपोलॉजी केबलर्स केवल उच्च गुणवत्ता वाले केबलिंग परिणाम प्रदान करने के लिए डिज़ाइनर की योजना या इरादे का पालन करते हैं। टोपोलॉजी प्लानिंग, जब ईसीओ के साथ सामना किया जाता है, अलग कनेक्शन की तुलना में संचालित करने के लिए बहुत तेज है, इस प्रकार टोपोलॉजी केबलर को तेजी से और सटीक परिणाम प्रदान करते हुए ईसीओ को अधिक तेज़ी से अपनाने में सक्षम बनाता है।