Papye sa a konsantre sou la Pkb konsèpteur lè l sèvi avèk IP, ak plis ankò lè l sèvi avèk planifikasyon topoloji ak zouti routage sipòte IP, byen vit ranpli konsepsyon an PCB antye. Kòm ou ka wè nan Figi 1, responsablite enjenyè konsepsyon an se jwenn IP a pa tap mete deyò yon ti kantite eleman ki nesesè yo ak planifikasyon chemen entèrkonèk kritik ant yo. Yon fwa yo jwenn IP la, enfòmasyon IP yo ka bay konsèpteur PCB ki fè rès konsepsyon an.

Kouman yo ka konsèpteur PCB itilize planifikasyon topoloji ak zouti fil elektrik byen vit ranpli konsepsyon PCB

Figi 1: Enjenyè Design jwenn IP, konsèpteur PCB plis itilize planifikasyon topoloji ak zouti fil elektrik pou sipòte IP, byen vit ranpli tout konsepsyon PCB la.

Olye pou yo gen yo ale nan yon pwosesis nan entèraksyon ak iterasyon ant enjenyè konsepsyon ak konsèpteur PCB yo ka resevwa entansyon an konsepsyon kòrèk, enjenyè yo konsepsyon deja jwenn enfòmasyon sa a ak rezilta yo se jistis egzat, ki ede konsèpteur PCB anpil. Nan anpil desen, enjenyè konsepsyon ak konsèpteur PCB fè layout entèaktif ak fil elektrik, ki konsome bonjan tan sou tou de bò yo. Istorikman, interactivité nesesè, men tan konsome ak rezèvwa. Plan inisyal ki ofri pa enjenyè konsepsyon an ka jis yon desen manyèl san konpozan apwopriye, lajè otobis, oswa pin pwodiksyon siyal.

Pandan ke enjenyè lè l sèvi avèk teknik planifikasyon topoloji ka kaptire Layout a ak interconnexions nan kèk eleman kòm konsèpteur PCB vin patisipe nan desen an, konsepsyon an ka mande pou Layout a nan lòt konpozan, pran lòt IO ak otobis estrikti, ak tout interconnexions.

Konsèpteur PCB yo bezwen adopte planifikasyon topoloji ak kominike avèk konpozan ki tabli epi ki pa reyalize pou reyalize pi bon layout ak planifikasyon entèraksyon, kidonk amelyore efikasite konsepsyon PCB.

Apre yo fin mete zòn kritik ak gwo dansite yo epi jwenn planifikasyon topoloji a, yo ka fè Layout la anvan planifikasyon topoloji final la. Se poutèt sa, kèk chemen topoloji ka oblije travay avèk layout ki egziste deja a. Malgre ke yo gen pi ba priyorite, yo toujou bezwen konekte. Se konsa, yon pati nan planifikasyon an te pwodwi alantou Layout a nan eleman yo. Anplis de sa, nivo planifikasyon sa a ka egzije plis detay pou bay lòt siyal priyorite ki nesesè yo.

Planifikasyon topoloji detaye

Figi 2 montre yon Layout detaye sou eleman yo apre yo fin mete deyò. Otobis la gen 17 Bits nan total, epi yo gen yon koule siyal san patipri byen òganize.

Kouman yo ka konsèpteur PCB itilize planifikasyon topoloji ak zouti fil elektrik byen vit ranpli konsepsyon PCB

Figi 2: Liy rezo pou otobis sa yo se rezilta planifikasyon topolojik ak layout ak yon pi gwo priyorite.

Pou planifye otobis sa a, konsèpteur PCB yo bezwen konsidere baryè ki deja egziste, règ konsepsyon kouch, ak lòt kontrent enpòtan. Avèk kondisyon sa yo nan tèt ou, yo trase yon chemen topoloji pou otobis la jan yo montre nan Figi 3.

Kouman yo ka konsèpteur PCB itilize planifikasyon topoloji ak zouti fil elektrik byen vit ranpli konsepsyon PCB

Figi 3: Otobis la te planifye.

Nan Figi 3, detay “1” ponn soti broch yo eleman sou kouch nan tèt nan “wouj” pou chemen an topolojik ki mennen soti nan broch yo eleman nan detay “2”. Zòn nan enkapsulasyon yo itilize pou pati sa a, epi se sèlman kouch nan premye idantifye kòm kouch nan kabl. Sa a sanble evidan nan yon pwen de vi konsepsyon, ak algorithm nan routage pral sèvi ak chemen an topolojik ak kouch nan tèt ki konekte nan wouj. Sepandan, kèk obstak ka bay algorithm la ak lòt opsyon routage kouch anvan otomatikman rout otobis patikilye sa a.

Kòm otobis la òganize an tras sere nan premye kouch la, designer a kòmanse planifye tranzisyon an nan twazyèm kouch la nan detay 3, pran an kont distans otobis la vwayaje nan tout PCB la. Remake byen ke chemen sa a topolojik sou twazyèm kouch la se pi laj pase kouch nan tèt paske nan espas siplemantè a oblije akomode enpedans la. Anplis de sa, konsepsyon an presize kote egzak la (17 twou) pou konvèsyon kouch la.

Kòm chemen topolojik la swiv pòsyon dwa-sant nan Figi 3 pou detaye “4”, anpil jonksyon yon sèl-ti jan ki gen fòm T yo dwe trase nan koneksyon chemen topolojik yo ak broch eleman endividyèl yo. Chwa designer PCB la se kenbe pi fò nan koule koneksyon sou kouch 3 ak nan kouch lòt pou konekte broch eleman. Se konsa, yo te trase yon zòn topoloji yo endike koneksyon ki soti nan pake prensipal la kouch 4 (woz), e yo te sa yo yon sèl-ti jan kontak ki gen fòm T konekte ak kouch 2 ak Lè sa a, konekte nan broch yo aparèy lè l sèvi avèk lòt nan twou.

Chemen topolojik kontinye nan nivo 3 pou detaye “5” pou konekte aparèy aktif. Koneksyon sa yo Lè sa a, konekte soti nan broch yo aktif nan yon rezistans rale-anba anba aparèy la aktif. Designer a sèvi ak yon lòt zòn topoloji kontwole koneksyon ki soti nan kouch 3 a kouch 1, kote broch eleman yo divize an aparèy aktif ak rale-desann rezistans.

Nivo planifikasyon detaye sa a te pran apeprè 30 segonn pou konplete. Yon fwa ke plan sa a te kaptire, designer nan PCB ka vle imedyatman wout oswa kreye plis plan topoloji, ak Lè sa a ranpli tout plan topoloji ak routage otomatik yo. Mwens pase 10 segonn soti nan fini an nan planifikasyon an nan rezilta yo nan fil elektrik otomatik yo. Vitès la pa reyèlman gen pwoblèm, ak an reyalite li nan yon fatra nan tan si entansyon designer a yo inyore ak bon jan kalite a fil elektrik otomatik se pòv yo. Dyagram sa yo montre rezilta fil elektrik otomatik yo.

Rout Topoloji

Kòmanse nan bò gòch anwo a, tout fil ki soti nan broch eleman yo sitiye sou kouch 1, jan sa eksprime pa designer a, ak konprese nan yon estrikti otobis sere, jan yo montre nan Detay “1” ak “2” nan Figi 4. Tranzisyon ki genyen ant nivo 1 ak nivo 3 pran plas an detay “3” ak pran fòm lan nan yon twou trè konsome espas. Yon fwa ankò, faktè enpedans lan pran an kont, kidonk liy yo pi laj ak plis espace, jan sa reprezante pa chemen lajè aktyèl la.

Kouman yo ka konsèpteur PCB itilize planifikasyon topoloji ak zouti fil elektrik byen vit ranpli konsepsyon PCB

Figi 4: Rezilta routage ak topoloji 1 ak 3.

Jan yo montre an detay “4” nan Figi 5, chemen topoloji a vin pi gwo akòz bezwen pou itilize twou pou akomode yon sèl-ti jan jonksyon T. Isit la plan an ankò reflete entansyon designer a pou sa yo yon sèl-ti jan echanj pwen, fil elektrik soti nan kouch 3 a kouch 4. Anplis de sa, tras la sou kouch nan twazyèm trè sere, byenke li ogmante yon ti kras nan twou a ensèsyon, li byento ba moute ankò apre yo fin pase twou a.

Kouman yo ka konsèpteur PCB itilize planifikasyon topoloji ak zouti fil elektrik byen vit ranpli konsepsyon PCB

Figi 5: Rezilta routage ak detay 4 topoloji.

Figi 6 montre rezilta fil elektrik otomatik nan detay “5”. Koneksyon aparèy aktif nan kouch 3 mande pou konvèsyon nan kouch 1. Twou yo ranje yo byen ranje pi wo pase broch eleman yo, epi kouch 1 fil la konekte ak eleman aktif la an premye ak Lè sa a, kouch 1 rale-desann rezistans la.

Kouman yo ka konsèpteur PCB itilize planifikasyon topoloji ak zouti fil elektrik byen vit ranpli konsepsyon PCB

Figi 6: Rezilta a nan routage ak detay 5 topoloji a.

Konklizyon egzanp ki anwo a se ke 17 Bits yo detaye an kat kalite aparèy diferan, ki reprezante entansyon designer a pou kouch ak direksyon chemen, ki ka kaptire nan apeprè 30 segonn. Lè sa a, ka segondè bon jan kalite fil elektrik otomatik dwe te pote soti, tan ki nesesè yo se sou 10 segonn.

Lè yo ogmante nivo a nan abstraction soti nan fil elektrik nan planifikasyon topoloji, tan an entèrkonèkte total redwi anpil, ak konsèpteur gen yon konpreyansyon reyèlman klè nan dansite ak potansyèl la yo fini konsepsyon an anvan entèrkonèk la kòmanse, tankou poukisa kenbe fil elektrik nan pwen sa a nan konsepsyon an? Poukisa nou pa ale pi devan ak planifikasyon an epi ajoute fil elektrik nan do a? Kilè yo pral planifye topoloji a plen? Si egzanp ki anwo la a konsidere, yo ka itilize yon sèl plan pou itilize yon lòt plan olye ke 17 rezo separe ak anpil liy segman ak anpil twou nan chak rezo, yon konsèp ki patikilyèman enpòtan lè w ap konsidere yon Lòd Chanjman Jeni (ECO) .

Lòd Chanjman Jeni (ECO)

Nan egzanp sa a, pwodiksyon an PIN FPGA enkonplè. Enjenyè yo konsepsyon te enfòme konsèpteur yo PCB nan reyalite sa a, men pou rezon orè yo, yo bezwen avanse konsepsyon an osi lwen ke posib anvan pwodiksyon an PIN FPGA se konplè.

Nan ka pwodiksyon PIN li te ye, designer PCB kòmanse planifye espas FPGA a, epi an menm tan, designer a ta dwe konsidere kondwi ki soti nan lòt aparèy FPGA. IO a te planifye yo dwe sou bò dwat nan FPGA a, men kounye a li se sou bò gòch nan FPGA a, sa ki lakòz pwodiksyon an PIN yo dwe konplètman diferan de plan orijinal la. Paske konsèpteur travay nan yon nivo ki pi wo nan distraksyon, yo ka akomode chanjman sa yo pa retire anlè a nan deplase tout fil elektrik alantou FPGA a ak ranplase li ak modifikasyon chemen topoloji.

Sepandan, li pa jis FPGas ki afekte; Sa yo nouvo rezilta PIN afekte tou plon yo ap soti nan aparèy yo ki gen rapò. Nan fen chemen an tou deplase yo nan lòd yo akomode chemen an plat-enkapsule antre plon; Sinon, trese-pè câbles yo pral trese, gaspiye espas ki gen anpil valè sou PCB a dansite segondè. Tòde pou Bits sa yo mande pou espas siplemantè pou fil elektrik ak pèforasyon, ki pa ka satisfè nan fen faz nan konsepsyon. Si orè a te sere, li ta enposib pou fè ajisteman sa yo nan tout wout sa yo. Pwen an se ke planifikasyon topoloji bay yon nivo ki pi wo nan distraksyon, se konsa mete ann aplikasyon sa yo ekolojik se pi fasil.

Algoritm routage otomatik ki swiv entansyon designer a etabli yon priyorite kalite sou yon priyorite kantite. Si yo idantifye yon pwoblèm kalite, li se byen dwa kite koneksyon an echwe olye ke pwodwi yon fil elektrik pòv-bon jan kalite, pou de rezon. Premyèman, li pi fasil pou konekte yon koneksyon echwe pase pou netwaye fil elektrik sa a ak move rezilta ak lòt operasyon fil elektrik ki otomatize fil elektrik. Dezyèmman, se entansyon designer a te pote soti epi li se designer a kite detèmine bon jan kalite a nan koneksyon an. Sepandan, ide sa yo itil sèlman si koneksyon yo nan echwe fil elektrik yo relativman senp ak lokalize.

Yon bon egzanp se enkapasite a nan yon kabl reyalize 100% koneksyon planifye. Olye pou yo sakrifye bon jan kalite, pèmèt kèk planifikasyon echwe, kite kèk fil konekte dèyè. Tout fil yo ap dirije pa planifikasyon topoloji, men se pa tout ki mennen nan broch eleman. Sa a asire ke gen plas pou koneksyon echwe epi li bay yon koneksyon relativman fasil.

Rezime atik sa a

Planifikasyon topoloji se yon zouti ki travay avèk yon pwosesis dijital PCB konsepsyon siyalize epi li fasil pou jwenn enjenyè konsepsyon, men li genyen tou kapasite espesifik espasyal, kouch, ak koule koneksyon pou konsiderasyon planifikasyon konplèks. Konsèpteur PCB yo ka itilize zouti planifikasyon topoloji nan kòmansman konsepsyon an oswa apre enjenyè konsepsyon an jwenn IP yo, tou depann de ki moun ki itilize zouti fleksib sa a pi byen anfòm anviwònman konsepsyon yo.

Câbles topoloji tou senpleman swiv plan designer a oswa entansyon bay-wo kalite rezilta kabl. Planifikasyon topoloji, lè li te fè fas ak ECO, se pi vit yo opere pase koneksyon separe, enben, pèmèt kab topoloji a adopte ECO pi vit, bay rezilta vit ak egzat.