このホワイトペーパーでは、 PCB IPを使用し、さらにトポロジ計画およびルーティングツールを使用してIPをサポートする設計者は、PCB設計全体をすばやく完了します。 図1からわかるように、設計エンジニアの責任は、少数の必要なコンポーネントをレイアウトし、それらの間の重要な相互接続パスを計画することによってIPを取得することです。 IPが取得されると、残りの設計を行うPCB設計者にIP情報を提供できます。

PCB設計者がトポロジー計画および配線ツールを使用してPCB設計を迅速に完了するにはどうすればよいですか？

図1：設計エンジニアはIPを取得し、PCB設計者はさらにトポロジ計画および配線ツールを使用してIPをサポートし、PCB設計全体を迅速に完了します。

正しい設計意図を得るために設計エンジニアとPCB設計者の間の相互作用と反復のプロセスを経る代わりに、設計エンジニアはすでにこの情報を取得しており、結果はかなり正確であり、PCB設計者に大いに役立ちます。 多くの設計では、設計エンジニアとPCB設計者がインタラクティブなレイアウトと配線を行うため、両側で貴重な時間が消費されます。 歴史的に、双方向性は必要ですが、時間がかかり、非効率的です。 設計エンジニアによって提供される最初の計画は、適切なコンポーネント、バス幅、またはピン出力キューのない単なる手動の図面である可能性があります。

トポロジー計画手法を使用するエンジニアは、PCB設計者が設計に関与するようになると、一部のコンポーネントのレイアウトと相互接続をキャプチャできますが、設計では、他のコンポーネントのレイアウト、他のIOとバス構造、およびすべての相互接続が必要になる場合があります。

PCB設計者は、トポロジー計画を採用し、レイアウトされたコンポーネントとレイアウトされていないコンポーネントを相互作用して、最適なレイアウトと相互作用の計画を実現し、それによってPCB設計の効率を向上させる必要があります。

重要な高密度領域がレイアウトされ、トポロジ計画が取得された後、最終的なトポロジ計画の前にレイアウトが完了する場合があります。 したがって、一部のトポロジパスは既存のレイアウトで機能する必要がある場合があります。 優先度は低くなりますが、接続する必要があります。 したがって、計画の一部は、コンポーネントのレイアウトを中心に生成されました。 さらに、このレベルの計画では、他の信号に必要な優先順位を与えるために、より詳細な情報が必要になる場合があります。

詳細なトポロジー計画

図2は、コンポーネントをレイアウトした後の詳細なレイアウトを示しています。 バスには合計17ビットがあり、信号フローはかなりよく整理されています。

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図2：これらのバスのネットワーク回線は、優先度の高いトポロジ計画とレイアウトの結果です。

このバスを計画するには、PCB設計者は、既存のバリア、レイヤーデザインルール、およびその他の重要な制約を考慮する必要があります。 これらの条件を念頭に置いて、図3に示すように、バスのトポロジパスをマッピングしました。

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図3：計画されたバス。

図3では、詳細「1」は、コンポーネントピンから詳細「2」に至るトポロジパスの「赤」の最上層にコンポーネントピンを配置しています。 この部分に使用されるカプセル化されていない領域であり、最初の層のみがケーブル層として識別されます。 これは設計の観点からは明らかであるように思われ、ルーティングアルゴリズムは、最上層が赤に接続されたトポロジパスを使用します。 ただし、一部の障害物は、この特定のバスを自動的にルーティングする前に、アルゴリズムに他のレイヤールーティングオプションを提供する場合があります。

バスは第3層でタイトなトレースに編成されるため、設計者はバスがPCB全体を移動する距離を考慮して、詳細XNUMXで第XNUMX層への移行を計画し始めます。 インピーダンスに対応するために余分なスペースが必要なため、第XNUMX層のこのトポロジパスは最上層よりも広いことに注意してください。 さらに、設計では、レイヤー変換の正確な位置（17個の穴）が指定されています。

トポロジパスは図3の右中央部分をたどって「4」を詳細に示しているため、トポロジパス接続と個々のコンポーネントピンから多くのシングルビットT字型ジャンクションを描画する必要があります。 PCB設計者の選択は、接続フローの大部分をレイヤー3で維持し、コンポーネントピンを接続するために他のレイヤーに到達することです。 そこで、メインバンドルからレイヤー4（ピンク）への接続を示すトポロジ領域を描画し、これらのシングルビットT字型コンタクトをレイヤー2に接続してから、他のスルーホールを使用してデバイスピンに接続しました。

トポロジパスはレベル3から続き、アクティブデバイスを接続するための詳細「5」になります。 これらの接続は、アクティブピンからアクティブデバイスの下のプルダウン抵抗に接続されます。 設計者は、別のトポロジ領域を使用して、レイヤ3からレイヤ1への接続を調整します。ここで、コンポーネントピンはアクティブデバイスとプルダウン抵抗に分割されます。

このレベルの詳細な計画は、完了するまでに約30秒かかりました。 この計画が取得されると、PCB設計者は、すぐにルーティングするか、さらにトポロジ計画を作成してから、すべてのトポロジ計画を自動ルーティングで完了することができます。 計画完了から自動配線の結果まで10秒以内。 速度はそれほど重要ではなく、実際、設計者の意図が無視され、自動配線の品質が悪いと、時間の無駄になります。 次の図は、自動配線の結果を示しています。

トポロジルーティング

左上から始めて、コンポーネントピンからのすべてのワイヤは、設計者が表現したようにレイヤー1に配置され、図1の詳細「2」と「4」に示すようにタイトなバス構造に圧縮されます。 レベル1とレベル3の間の移行は、詳細「3」で行われ、非常にスペースを消費するスルーホールの形をとります。 この場合も、インピーダンス係数が考慮されるため、実際の幅のパスで表されるように、線はより広く、より間隔が空けられます。

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図4：トポロジ1および3を使用したルーティングの結果。

図4の詳細「5」に示されているように、シングルビットTタイプのジャンクションに対応するために穴を使用する必要があるため、トポロジパスは大きくなります。 ここでも、この計画は、これらのシングルビットTタイプ交換ポイント（レイヤー3からレイヤー4への配線）に対する設計者の意図を反映しています。 また、第XNUMX層のトレースは非常にタイトですが、挿入穴で少し膨張しますが、穴を通過するとすぐに再びタイトになります。

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図5：詳細4トポロジを使用したルーティングの結果。

図6は、詳細「5」での自動配線の結果を示しています。 レイヤー3でのアクティブなデバイス接続には、レイヤー1への変換が必要です。 貫通穴はコンポーネントピンの上にきちんと配置されており、レイヤ1ワイヤは最初にアクティブコンポーネントに接続され、次にレイヤ1プルダウン抵抗に接続されます。

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図6：詳細5トポロジを使用したルーティングの結果。

上記の例の結論は、17ビットが30つの異なるデバイスタイプに詳細化されていることです。これは、約XNUMX秒でキャプチャできるレイヤーとパスの方向に対する設計者の意図を表しています。 その後、高品質の自動配線を行うことができ、所要時間は約10秒です。

配線からトポロジー計画までの抽象化レベルを上げることにより、相互接続の合計時間が大幅に短縮され、設計者は密度と、相互接続が始まる前に設計を完了する可能性を非常に明確に理解できます。デザイン？ 計画を進めて、後ろに配線を追加してみませんか？ 完全なトポロジはいつ計画されますか？ 上記の例を考慮すると、ある計画の抽象化は、各ネットワークに多くの線分と多くの穴がある17の個別のネットワークではなく、別の計画で使用できます。これは、エンジニアリング変更順序（ECO）を検討するときに特に重要な概念です。 。

エンジニアリング変更注文（ECO）

次の例では、FPGAピンの出力が不完全です。 設計エンジニアはPCB設計者にこの事実を通知しましたが、スケジュール上の理由から、FPGAピン出力が完了する前に可能な限り設計を進める必要があります。

既知のピン出力の場合、PCB設計者はFPGAスペースの計画を開始すると同時に、他のデバイスからFPGAへのリードを考慮する必要があります。 IOはFPGAの右側に配置されるように計画されていましたが、現在はFPGAの左側に配置されているため、ピン出力は元の計画とは完全に異なります。 設計者はより高いレベルの抽象化で作業するため、FPGA内ですべての配線を移動するオーバーヘッドを取り除き、トポロジパスの変更に置き換えることで、これらの変更に対応できます。

ただし、影響を受けるのはFPGAだけではありません。 これらの新しいピン出力は、関連するデバイスから出てくるリードにも影響します。 パスの端も、フラットにカプセル化されたリードエントリパスに対応するために移動します。 そうしないと、ツイストペアケーブルがねじれてしまい、高密度PCBの貴重なスペースが無駄になります。 これらのビットをねじると、配線とミシン目のために余分なスペースが必要になりますが、設計段階の最後には満たされない場合があります。 スケジュールが厳しければ、これらすべてのルートにそのような調整を加えることは不可能です。 重要なのは、トポロジー計画はより高いレベルの抽象化を提供するため、これらのECOの実装ははるかに簡単であるということです。

設計者の意図に従う自動ルーティングアルゴリズムは、数量の優先順位よりも品質の優先順位を設定します。 品質の問題が特定された場合、XNUMXつの理由から、低品質の配線を生成するのではなく、接続を失敗させるのが適切です。 まず、失敗した接続を接続する方が、この配線をクリーンアップして悪い結果を出したり、配線を自動化するその他の配線操作を行うよりも簡単です。 次に、設計者の意図が実行され、接続の品質を決定するのは設計者に任されます。 ただし、これらのアイデアは、故障した配線の接続が比較的単純で局所化されている場合にのみ役立ちます。

良い例は、ケーブルカーが100％計画された接続を達成できないことです。 品質を犠牲にする代わりに、いくつかの計画を失敗させ、接続されていない配線を残します。 すべてのワイヤはトポロジ計画によって配線されますが、すべてがコンポーネントピンにつながるわけではありません。 これにより、失敗した接続の余地が確保され、比較的簡単な接続が提供されます。

この記事の要約

トポロジ計画は、デジタル信号PCB設計プロセスで機能するツールであり、設計エンジニアが簡単にアクセスできますが、複雑な計画を検討するための特定の空間、レイヤー、および接続フロー機能も備えています。 PCB設計者は、設計環境に最適なこの柔軟なツールを誰が使用しているかに応じて、設計の開始時または設計エンジニアがIPを取得した後にトポロジ計画ツールを使用できます。

トポロジケーブルは、設計者の計画または意図に従って、高品質のケーブル接続結果を提供するだけです。 トポロジ計画は、ECOに直面した場合、個別の接続よりも操作がはるかに高速であるため、トポロジケーブル業者がECOをより迅速に採用できるようになり、迅速で正確な結果が得られます。