Through the analysis of the parasitic characteristics of vias, we can see that in high-speed PCB design, seemingly simple vias often bring great negative effects to circuit design. In order to reduce the adverse effects caused by the parasitic effects of the vias, the following can be done in the design:

1. Considering the cost and signal quality, choose a reasonable size via size. For example, for the 6-10 layer memory module PCB design, it is better to use 10/20Mil (drilled/pad) vias. For some high-density small-size boards, you can also try to use 8/18Mil. hole. Under current technical conditions, it is difficult to use smaller vias. For power or ground vias, you can consider using a larger size to reduce impedance.

2. The two formulas discussed above can be concluded that using a thinner PCB is beneficial to reduce the two parasitic parameters of the via.

3. PCB 보드의 신호 트레이스 레이어를 변경하지 마십시오. 즉, 불필요한 비아를 사용하지 마십시오.

4. 전원 및 접지 핀은 근처에 드릴로 뚫어야 하며 비아와 핀 사이의 리드는 인덕턴스를 증가시키므로 가능한 한 짧아야 합니다. 동시에 전원 및 접지 리드는 임피던스를 줄이기 위해 가능한 한 두꺼워야 합니다.

5. 신호에 가장 가까운 루프를 제공하기 위해 신호 레이어의 비아 근처에 접지된 비아를 배치합니다. PCB 보드에 많은 수의 중복 접지 비아를 배치하는 것도 가능합니다. 물론 디자인은 유연해야 합니다. 앞에서 설명한 비아 모델은 각 레이어에 패드가 있는 경우입니다. 때로는 일부 레이어의 패드를 줄이거나 제거할 수도 있습니다. 특히 비아의 밀도가 매우 높으면 구리 층의 루프를 분리하는 브레이크 홈이 형성될 수 있습니다. 이 문제를 해결하기 위해 비아 위치를 이동하는 것 외에도 구리 층에 비아를 배치하는 것을 고려할 수 있습니다. 패드 크기가 줄어듭니다.