최근 몇 년 동안 일부 고급 소비자 전자 제품의 소형화 요구를 충족시키기 위해 칩 집적도가 점점 높아지고 있으며 BGA 핀 간격이 점점 더 가까워지고 있습니다(0.4피치 이하). PCB 레이아웃은 점점 더 소형화되고 라우팅 밀도는 점점 더 커지고 있습니다. 신호 무결성 등의 성능에 영향을 주지 않으면서 설계 처리량을 향상시키기 위해 Anylayer(임의 차수) 기술을 적용한 ALIVH any layer IVH 구조의 다층 인쇄 배선판입니다.
모든 층 관통 구멍의 기술적 특성
HDI 기술의 특성에 비해 ALIVH의 장점은 HDI 기술로는 달성할 수 없는 설계 자유도가 크게 증가하고 레이어 사이에 구멍을 자유롭게 펀칭할 수 있다는 것입니다. 일반적으로 국내 제조사들은 복잡한 구조, 즉 HDI의 설계 한계는 0.2차 HDI 보드이다. HDI는 레이저 드릴링을 완전히 채택하지 않고 내부 층의 묻힌 구멍이 기계적 구멍을 채택하기 때문에 구멍 디스크의 요구 사항은 레이저 구멍보다 훨씬 크고 기계적 구멍은 통과 층의 공간을 차지합니다. 따라서 일반적으로 ALIVH 기술의 임의 드릴링과 비교할 때 내부 코어 플레이트의 기공 직경도 3mm 미세 기공을 사용할 수 있으며 이는 여전히 큰 격차입니다. 따라서 ALIVH 보드의 배선 공간은 HDI보다 훨씬 높을 것입니다. 동시에 ALIVH의 비용과 처리 난이도도 HDI 공정보다 높습니다. 도 XNUMX에 도시된 바와 같이, ALIVH의 개략도이다.
모든 레이어의 비아 설계 문제
임의의 레이어 비아 기술은 기존의 비아 디자인 방식을 완전히 뒤집습니다. 여전히 다른 레이어에 비아를 설정해야 하는 경우 관리의 어려움이 증가합니다. 설계 도구는 지능형 드릴링 기능이 있어야 하며 마음대로 결합 및 분할할 수 있습니다.
Cadence는 그림 4와 같이 기존의 와이어 교체 레이어 기반 배선 방법에 작업 레이어 기반 배선 교체 방법을 추가했습니다. 작업 레이어 패널에서 루프 라인을 수행할 수 있는 레이어를 확인한 다음 더블 클릭 구멍을 사용하여 와이어 교체를 위한 레이어를 선택합니다.
ALIVH 디자인 및 제판의 예:
10층 ELIC 디자인
OMAP4 플랫폼
매설 저항, 매설 용량 및 내장 부품
인터넷 및 소셜 네트워크에 대한 고속 액세스를 위해서는 핸드헬드 장치의 고집적화 및 소형화가 필요합니다. 현재 4-n-4 HDI 기술에 의존하고 있습니다. 그러나 차세대 신기술을 위한 더 높은 상호 연결 밀도를 달성하기 위해 이 분야에서 수동 또는 능동 부품을 PCB 및 기판에 내장하는 것이 위의 요구 사항을 충족할 수 있습니다. 휴대폰, 디지털 카메라 및 기타 소비자 전자 제품을 설계할 때 수동 및 능동 부품을 PCB 및 기판에 내장하는 방법을 고려하는 것이 현재 설계 선택입니다. 이 방법은 다른 공급업체를 사용하기 때문에 약간 다를 수 있습니다. 임베디드 부품의 또 다른 장점은 이 기술이 소위 역설계(reverse design)에 대한 지적 재산권 보호를 제공한다는 것입니다. Allegro PCB 편집기는 산업용 솔루션을 제공할 수 있습니다. Allegro PCB 편집기는 또한 HDI 보드, 유연한 보드 및 임베디드 부품과 더 밀접하게 작동할 수 있습니다. 내장된 부품의 설계를 완료하기 위해 올바른 매개변수와 구속조건을 얻을 수 있습니다. 임베디드 장치의 설계는 SMT 프로세스를 단순화할 수 있을 뿐만 아니라 제품의 청결도를 크게 향상시킬 수 있습니다.
매몰 저항 및 용량 설계
매립 저항 또는 필름 저항이라고도하는 매립 저항은 절연 기판에 특수 저항 재료를 누른 다음 인쇄, 에칭 및 기타 공정을 통해 필요한 저항 값을 얻은 다음 다른 PCB 층과 함께 눌러 형성하는 것입니다. 평면 저항 층. PTFE 매립 저항 다층 인쇄 기판의 일반적인 제조 기술은 필요한 저항을 얻을 수 있습니다.
매립형 커패시턴스는 높은 커패시턴스 밀도를 가진 재료를 사용하고 레이어 사이의 거리를 줄여 전원 공급 시스템의 디커플링 및 필터링 역할을 하기에 충분히 큰 플레이트 간 커패시턴스를 형성하여 보드에 필요한 개별 커패시턴스를 줄이고 더 나은 고주파 필터링 특성을 달성합니다. 매립 커패시턴스의 기생 인덕턴스가 매우 작기 때문에 공진 주파수 포인트는 일반 커패시턴스 또는 낮은 ESL 커패시턴스보다 낫습니다.
공정 및 기술의 성숙과 전력 공급 시스템에 대한 고속 설계의 필요성으로 인해 매립 용량 기술이 점점 더 많이 적용되고 있습니다. 매립 용량 기술을 사용하여 먼저 평판 정전 용량의 크기를 계산해야 합니다. 그림 6 평판 정전 용량 계산 공식
그 중 :
C는 매립 커패시턴스의 커패시턴스(플레이트 커패시턴스)
A는 평판의 면적입니다. 대부분의 설계에서 구조가 결정되면 평판 사이의 면적을 늘리기가 어렵습니다.
D_ K는 판 사이의 매체의 유전 상수이며 판 사이의 커패시턴스는 유전 상수에 정비례합니다
K는 진공 유전율이라고도 하는 진공 유전율입니다. 8.854 187 818 × 10-12 패럿/M(F/M) 값을 갖는 물리적 상수입니다.
H는 면 사이의 두께이고, 판 사이의 정전용량은 두께에 반비례합니다. 따라서 큰 정전용량을 얻으려면 층간 두께를 줄여야 합니다. 3M c-ply 매립 커패시턴스 재료는 0.56mil의 층간 유전체 두께를 달성할 수 있으며 16의 유전 상수는 플레이트 사이의 커패시턴스를 크게 증가시킵니다.
계산 후 3M c-ply 매립 커패시턴스 재료는 제곱인치당 6.42nf의 플레이트 간 커패시턴스를 달성할 수 있습니다.
동시에 PI 시뮬레이션 도구를 사용하여 PDN의 목표 임피던스를 시뮬레이션하여 단일 보드의 커패시턴스 설계 방식을 결정하고 매립 커패시턴스 및 개별 커패시턴스의 중복 설계를 방지해야 합니다. 그림 7은 개별 커패시턴스의 영향을 추가하지 않고 보드 간 커패시턴스의 영향만을 고려한 매립 용량 설계의 PI 시뮬레이션 결과를 보여줍니다. 매립 용량을 늘리는 것만으로도 전체 전력 임피던스 곡선의 성능이 크게 향상되었음을 알 수 있습니다. 특히 보드 레벨 이산 필터 커패시터가 작동하기 어려운 주파수 대역인 500MHz 이상에서는 더욱 그렇습니다. 보드 커패시터는 전력 임피던스를 효과적으로 줄일 수 있습니다.