이 논문은 다음 사항에 중점을 둡니다. PCB 설계자는 IP를 사용하고 IP를 지원하기 위해 토폴로지 계획 및 라우팅 도구를 추가로 사용하여 전체 PCB 설계를 신속하게 완료합니다. 그림 1에서 볼 수 있듯이 설계 엔지니어의 책임은 필요한 소수의 구성 요소를 배치하고 이들 간의 중요한 상호 연결 경로를 계획하여 IP를 얻는 것입니다. IP를 획득하면 나머지 설계를 수행하는 PCB 설계자에게 IP 정보를 제공할 수 있습니다.

PCB 설계자가 토폴로지 계획 및 배선 도구를 사용하여 PCB 설계를 신속하게 완료하는 방법

그림 1: 설계 엔지니어는 IP를 얻고 PCB 설계자는 토폴로지 계획 및 배선 도구를 추가로 사용하여 IP를 지원하고 전체 PCB 설계를 신속하게 완료합니다.

올바른 설계 의도를 얻기 위해 설계 엔지니어와 PCB 설계자 간의 상호 작용 및 반복 프로세스를 거치는 대신 설계 엔지니어는 이미 이 정보를 얻고 결과가 상당히 정확하므로 PCB 설계자에게 많은 도움이 됩니다. 많은 설계에서 설계 엔지니어와 PCB 설계자는 양방향 레이아웃 및 배선을 수행하므로 양쪽 모두에서 귀중한 시간이 소모됩니다. 역사적으로 상호 작용은 필요하지만 시간이 많이 걸리고 비효율적입니다. 설계 엔지니어가 제공한 초기 계획은 적절한 구성 요소, 버스 너비 또는 핀 출력 신호가 없는 수동 도면일 수 있습니다.

토폴로지 계획 기술을 사용하는 엔지니어는 PCB 설계자가 설계에 참여할 때 일부 구성 요소의 레이아웃과 상호 연결을 캡처할 수 있지만 설계에는 다른 구성 요소의 레이아웃, 다른 IO 및 버스 구조, 모든 상호 연결을 캡처해야 할 수 있습니다.

PCB 설계자는 토폴로지 계획을 채택하고 배치된 구성 요소와 배치되지 않은 구성 요소와 상호 작용하여 최적의 레이아웃 및 상호 작용 계획을 달성하여 PCB 설계 효율성을 개선해야 합니다.

중요한 고밀도 영역을 배치하고 토폴로지 계획을 얻은 후 최종 토폴로지 계획 전에 레이아웃을 완료할 수 있습니다. 따라서 일부 토폴로지 경로는 기존 레이아웃과 함께 작동해야 할 수 있습니다. 우선 순위는 낮지만 여전히 연결해야 합니다. 따라서 구성 요소의 레이아웃을 중심으로 계획의 일부가 생성되었습니다. 또한 이 수준의 계획에서는 다른 신호에 필요한 우선 순위를 부여하기 위해 더 많은 세부 정보가 필요할 수 있습니다.

상세한 토폴로지 계획

그림 2는 구성 요소가 배치된 후의 세부적인 레이아웃을 보여줍니다. 버스에는 총 17비트가 있으며 상당히 잘 조직된 신호 흐름을 가지고 있습니다.

PCB 설계자가 토폴로지 계획 및 배선 도구를 사용하여 PCB 설계를 신속하게 완료하는 방법

그림 2: 이러한 버스의 네트워크 라인은 우선 순위가 더 높은 토폴로지 계획 및 레이아웃의 결과입니다.

이 버스를 계획하기 위해 PCB 설계자는 기존 장벽, 레이어 설계 규칙 및 기타 중요한 제약 조건을 고려해야 합니다. 이러한 조건을 염두에 두고 그들은 그림 3과 같이 버스의 토폴로지 경로를 매핑했습니다.

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그림 3: 계획된 버스.

그림 3에서 세부 정보 “1”은 구성 요소 핀에서 세부 정보 “2”로 이어지는 토폴로지 경로에 대해 “빨간색”의 최상위 레이어에 구성 요소 핀을 배치합니다. 이 부품에 사용되는 캡슐화되지 않은 영역이며 첫 번째 레이어만 케이블링 레이어로 식별됩니다. 이것은 설계 관점에서 명백해 보이며 라우팅 알고리즘은 최상위 레이어가 빨간색으로 연결된 토폴로지 경로를 사용합니다. 그러나 일부 장애물은 이 특정 버스를 자동으로 라우팅하기 전에 알고리즘에 다른 계층 라우팅 옵션을 제공할 수 있습니다.

버스가 첫 번째 레이어에서 촘촘한 트레이스로 구성되면 설계자는 버스가 전체 PCB를 가로질러 이동하는 거리를 고려하여 세부 정보 3에서 세 번째 레이어로의 전환을 계획하기 시작합니다. 세 번째 레이어의 이 토폴로지 경로는 임피던스를 수용하는 데 필요한 추가 공간 때문에 맨 위 레이어보다 넓습니다. 또한 디자인은 레이어 변환을 위한 정확한 위치(17개 구멍)를 지정합니다.

토폴로지 경로가 “3”를 자세히 설명하기 위해 그림 4의 오른쪽 중앙 부분을 따르기 때문에 토폴로지 경로 연결 및 개별 구성 요소 핀에서 많은 단일 비트 T형 접합을 가져와야 합니다. PCB 설계자는 대부분의 연결 흐름을 레이어 3에서 유지하고 구성 요소 핀을 연결하기 위해 다른 레이어를 통과하도록 선택합니다. 그래서 그들은 메인 번들에서 레이어 4(분홍색)로의 연결을 나타내는 토폴로지 영역을 그리고 이 단일 비트 T자형 접점을 레이어 2에 연결한 다음 다른 스루홀을 사용하여 장치 핀에 연결하도록 했습니다.

토폴로지 경로는 활성 장치를 연결하기 위해 레벨 3에서 세부 정보 “5”까지 계속됩니다. 그런 다음 이러한 연결은 활성 핀에서 활성 장치 아래의 풀다운 저항으로 연결됩니다. 설계자는 다른 토폴로지 영역을 사용하여 구성 요소 핀이 능동 장치와 풀다운 저항으로 분할되는 계층 3에서 계층 1로의 연결을 조절합니다.

이 수준의 세부 계획을 완료하는 데 약 30초가 걸렸습니다. 이 계획이 캡처되면 PCB 설계자는 추가 토폴로지 계획을 즉시 라우팅하거나 생성한 다음 자동 라우팅으로 모든 토폴로지 계획을 완료할 수 있습니다. 기획완료부터 자동배선 결과까지 10초 이내. 속도는 별로 중요하지 않고, 사실 설계자의 의도를 무시하고 자동배선 품질이 나쁘면 시간낭비다. 다음 그림은 자동 배선의 결과를 보여줍니다.

토폴로지 라우팅

왼쪽 상단에서 시작하여 구성 요소 핀의 모든 와이어는 설계자가 표현한 대로 레이어 1에 위치하며 그림 1의 세부 정보 “2” 및 “4”에 표시된 것처럼 단단한 버스 구조로 압축됩니다. 레벨 1과 레벨 3 사이의 전환은 세부적으로 “3”으로 이루어지며 매우 공간을 많이 차지하는 관통 구멍의 형태를 취합니다. 다시 말하지만, 임피던스 계수가 고려되므로 실제 너비 경로로 표시되는 것처럼 선이 더 넓고 간격이 더 넓습니다.

PCB 설계자가 토폴로지 계획 및 배선 도구를 사용하여 PCB 설계를 신속하게 완료하는 방법

그림 4: 토폴로지 1 및 3을 사용한 라우팅 결과.

그림 4의 “5”에 자세히 표시된 것처럼 단일 비트 T형 접합을 수용하기 위해 구멍을 사용해야 하기 때문에 토폴로지 경로가 더 커집니다. 여기서 계획은 레이어 3에서 레이어 4로 배선하는 이러한 단일 비트 T형 교환 지점에 대한 설계자의 의도를 다시 반영합니다. 또한 세 번째 레이어의 흔적은 매우 빡빡하지만 삽입 구멍에서 약간 확장되지만 구멍을 통과하면 곧 다시 조입니다.

PCB 설계자가 토폴로지 계획 및 배선 도구를 사용하여 PCB 설계를 신속하게 완료하는 방법

그림 5: 세부 정보 4 토폴로지를 사용한 라우팅 결과.

그림 6은 상세 “5”에서 자동 배선 결과를 보여줍니다. 계층 3의 활성 장치 연결은 계층 1로 변환해야 합니다. 관통 구멍은 구성 요소 핀 위에 깔끔하게 배열되고 레이어 1 와이어는 먼저 활성 구성 요소에 연결되고 레이어 1 풀다운 저항에 연결됩니다.

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그림 6: 디테일 5 토폴로지를 사용한 라우팅 결과.

위 예의 결론은 17비트가 30가지 다른 장치 유형으로 자세히 설명되어 계층 및 경로 방향에 대한 디자이너의 의도를 나타내며 약 XNUMX초 안에 캡처할 수 있다는 것입니다. 그런 다음 고품질 자동 배선을 수행할 수 있으며 소요 시간은 약 10초입니다.

배선에서 토폴로지 계획까지 추상화 수준을 높임으로써 총 인터커넥트 시간이 크게 줄어들고 디자이너는 밀도와 인터커넥트가 시작되기 전에 설계를 완료할 수 있는 가능성(예: 이 시점에서 배선을 유지해야 하는 이유)을 확실히 이해할 수 있습니다. 디자인? 계획을 진행하고 뒤쪽에 배선을 추가하지 않겠습니까? 전체 토폴로지는 언제 계획됩니까? 위의 예를 고려하면 한 계획의 추상화를 각 네트워크에 많은 라인 세그먼트와 많은 구멍이 있는 17개의 개별 네트워크가 아닌 다른 계획과 함께 사용할 수 있습니다. 이는 엔지니어링 변경 주문(ECO)을 고려할 때 특히 중요한 개념입니다. .

엔지니어링 변경 주문(ECO)

다음 예에서 FPGA 핀 출력은 불완전합니다. 설계 엔지니어는 이 사실을 PCB 설계자에게 알렸지만 일정상의 이유로 FPGA 핀 출력이 완료되기 전에 최대한 설계를 진행해야 합니다.

알려진 핀 출력의 경우 PCB 설계자는 FPGA 공간을 계획하기 시작함과 동시에 설계자는 다른 장치에서 FPGA로의 리드를 고려해야 합니다. IO는 FPGA의 오른쪽에 있을 예정이었으나 지금은 FPGA의 왼쪽에 있기 때문에 핀 출력이 원래 계획과 완전히 다릅니다. 디자이너는 더 높은 수준의 추상화에서 작업하기 때문에 FPGA 주변의 모든 배선을 이동하고 토폴로지 경로 수정으로 교체하는 오버헤드를 제거하여 이러한 변경을 수용할 수 있습니다.

그러나 영향을 받는 것은 FPS만이 아닙니다. 이러한 새로운 핀 출력은 관련 장치에서 나오는 리드에도 영향을 미칩니다. 경로의 끝은 평평하게 캡슐화된 리드 진입 경로를 수용하기 위해 이동합니다. 그렇지 않으면 트위스트 페어 케이블이 꼬여 고밀도 PCB에서 귀중한 공간을 낭비하게 됩니다. 이러한 비트를 비틀려면 배선 및 천공을 위한 추가 공간이 필요하며, 이는 설계 단계의 끝에서 충족되지 않을 수 있습니다. 일정이 빡빡했다면 이 모든 경로를 조정하는 것은 불가능했을 것입니다. 요점은 토폴로지 계획이 더 높은 수준의 추상화를 제공하므로 이러한 ECO를 구현하는 것이 훨씬 쉽다는 것입니다.

설계자의 의도를 따르는 자동 라우팅 알고리즘은 수량 우선 순위보다 품질 우선 순위를 설정합니다. 품질 문제가 확인되면 두 가지 이유로 불량 배선을 생성하는 것보다 연결이 실패하도록 두는 것이 좋습니다. 첫째, 잘못된 결과와 배선을 자동화하는 기타 배선 작업으로 이 배선을 정리하는 것보다 실패한 연결을 연결하는 것이 더 쉽습니다. 둘째, 설계자의 의도가 실행되고 설계자는 연결 품질을 결정하게 됩니다. 그러나 이러한 아이디어는 실패한 배선의 연결이 상대적으로 간단하고 국한된 경우에만 유용합니다.

좋은 예는 케이블러가 계획된 연결을 100% 달성할 수 없다는 것입니다. 품질을 희생하는 대신 일부 계획이 실패하고 연결되지 않은 배선이 남도록 허용하십시오. 모든 와이어는 토폴로지 계획에 따라 라우팅되지만 모든 와이어가 구성요소 핀으로 연결되는 것은 아닙니다. 이렇게 하면 실패한 연결을 위한 공간이 확보되고 비교적 쉽게 연결할 수 있습니다.

이 기사 요약

토폴로지 계획은 디지털 신호 PCB 설계 프로세스와 함께 작동하고 설계 엔지니어가 쉽게 액세스할 수 있는 도구이지만 복잡한 계획 고려 사항을 위한 특정 공간, 계층 및 연결 흐름 기능도 있습니다. PCB 설계자는 설계 시작 시 또는 설계 엔지니어가 IP를 얻은 후에 토폴로지 계획 도구를 사용할 수 있으며, 이는 설계 환경에 가장 적합한 이 유연한 도구를 누가 사용하는지에 따라 다릅니다.

토폴로지 케이블러는 고품질 케이블링 결과를 제공하기 위해 설계자의 계획이나 의도를 따르기만 하면 됩니다. ECO에 직면했을 때 토폴로지 계획은 개별 연결보다 훨씬 빠르게 작동하므로 토폴로지 케이블러가 ECO를 더 빨리 채택하여 빠르고 정확한 결과를 제공할 수 있습니다.