Through the analysis of the parasitic characteristics of vias, we can see that in high-speed PCB design, seemingly simple vias often bring great negative effects to circuit design. In order to reduce the adverse effects caused by the parasitic effects of the vias, the following can be done in the design:

1. Considering the cost and signal quality, choose a reasonable size via size. For example, for the 6-10 layer memory module PCB design, it is better to use 10/20Mil (drilled/pad) vias. For some high-density small-size boards, you can also try to use 8/18Mil. hole. Under current technical conditions, it is difficult to use smaller vias. For power or ground vias, you can consider using a larger size to reduce impedance.

2. The two formulas discussed above can be concluded that using a thinner PCB is beneficial to reduce the two parasitic parameters of the via.

3. Centieties nemainīt signāla trases slāņus uz PCB plates, tas ir, mēģiniet neizmantot nevajadzīgus caurumus.

4. Strāvas un zemējuma tapas ir jāizurbj tuvumā, un vads starp caurumu un tapu jābūt pēc iespējas īsākam, jo ​​tie palielinās induktivitāti. Tajā pašā laikā strāvas un zemējuma vadiem jābūt pēc iespējas biezākiem, lai samazinātu pretestību.

5. Novietojiet dažus iezemētus caurumus netālu no signāla slāņa caurumiem, lai nodrošinātu tuvāko cilpu signālam. Ir iespējams pat novietot lielu skaitu lieko zemējuma cauruļu uz PCB plates. Protams, dizainam jābūt elastīgam. Iepriekš apspriestais caurlaides modelis ir gadījums, kad uz katra slāņa ir spilventiņi. Dažreiz mēs varam samazināt vai pat noņemt dažu slāņu spilventiņus. Īpaši tad, ja cauruļu blīvums ir ļoti augsts, tas var izraisīt lūzuma rievas veidošanos, kas atdala cilpu vara slānī. Lai atrisinātu šo problēmu, papildus caurejas pozīcijas pārvietošanai mēs varam arī apsvērt iespēju novietot caurumu uz vara slāņa. Paliktņa izmērs ir samazināts.