PCB ഡിസൈൻ വേഗത്തിൽ പൂർത്തിയാക്കാൻ പിസിബി ഡിസൈനർമാർക്ക് ടോപ്പോളജി പ്ലാനിംഗും വയറിംഗ് ടൂളുകളും എങ്ങനെ ഉപയോഗിക്കാം?

ഈ പേപ്പർ ശ്രദ്ധ കേന്ദ്രീകരിക്കുന്നു പിസിബി ഐപി ഉപയോഗിക്കുന്ന ഡിസൈനർമാർ, കൂടാതെ ഐപിയെ പിന്തുണയ്ക്കാൻ ടോപ്പോളജി പ്ലാനിംഗും റൂട്ടിംഗ് ടൂളുകളും ഉപയോഗിച്ച്, മുഴുവൻ പിസിബി ഡിസൈനും വേഗത്തിൽ പൂർത്തിയാക്കുക. ചിത്രം 1 -ൽ നിന്ന് നിങ്ങൾക്ക് കാണാനാകുന്നതുപോലെ, ഡിസൈൻ എഞ്ചിനീയറുടെ ഉത്തരവാദിത്തം ഒരു ചെറിയ എണ്ണം ആവശ്യമായ ഘടകങ്ങൾ സ്ഥാപിച്ച് അവയ്ക്കിടയിൽ നിർണായകമായ പരസ്പരബന്ധിത പാതകൾ ആസൂത്രണം ചെയ്തുകൊണ്ട് IP നേടുക എന്നതാണ്. ഐപി ലഭിച്ചുകഴിഞ്ഞാൽ, ബാക്കി ഡിസൈൻ ചെയ്യുന്ന പിസിബി ഡിസൈനർമാർക്ക് ഐപി വിവരങ്ങൾ നൽകാൻ കഴിയും.

PCB ഡിസൈൻ വേഗത്തിൽ പൂർത്തിയാക്കാൻ പിസിബി ഡിസൈനർമാർക്ക് എങ്ങനെ ടോപ്പോളജി പ്ലാനിംഗും വയറിംഗ് ടൂളുകളും ഉപയോഗിക്കാം

ചിത്രം 1: ഡിസൈൻ എഞ്ചിനീയർമാർക്ക് ഐപി ലഭിക്കുന്നു, പിസിബി ഡിസൈനർമാർ ഐപി പിന്തുണയ്ക്കാൻ ടോപ്പോളജി പ്ലാനിംഗും വയറിംഗ് ടൂളുകളും ഉപയോഗിക്കുന്നു, മുഴുവൻ പിസിബി ഡിസൈനും വേഗത്തിൽ പൂർത്തിയാക്കുക.

ഡിസൈൻ എഞ്ചിനീയർമാർക്കും പിസിബി ഡിസൈനർമാർക്കുമിടയിലുള്ള ഇടപെടൽ, ആവർത്തന പ്രക്രിയ എന്നിവയിലൂടെ ശരിയായ ഡിസൈൻ ഉദ്ദേശ്യം ലഭിക്കുന്നതിന് പകരം, ഡിസൈൻ എഞ്ചിനീയർമാർക്ക് ഇതിനകം തന്നെ ഈ വിവരങ്ങൾ ലഭിക്കുകയും ഫലങ്ങൾ വളരെ കൃത്യമാണ്, ഇത് പിസിബി ഡിസൈനർമാരെ വളരെയധികം സഹായിക്കുന്നു. പല ഡിസൈനുകളിലും, ഡിസൈൻ എഞ്ചിനീയർമാരും പിസിബി ഡിസൈനർമാരും ഇന്ററാക്ടീവ് ലേ layട്ടും വയറിംഗും ചെയ്യുന്നു, ഇത് ഇരുവശത്തും വിലയേറിയ സമയം ചെലവഴിക്കുന്നു. ചരിത്രപരമായി, സംവേദനം ആവശ്യമാണ്, പക്ഷേ സമയമെടുക്കുന്നതും കാര്യക്ഷമമല്ലാത്തതുമാണ്. ഡിസൈൻ എഞ്ചിനീയർ നൽകിയ പ്രാരംഭ പ്ലാൻ ശരിയായ ഘടകങ്ങളോ ബസിന്റെ വീതിയോ പിൻ outputട്ട്പുട്ട് സൂചനകളോ ഇല്ലാതെ ഒരു മാനുവൽ ഡ്രോയിംഗ് മാത്രമായിരിക്കും.

ടോപ്പോളജി പ്ലാനിംഗ് ടെക്നിക്കുകൾ ഉപയോഗിക്കുന്ന എഞ്ചിനീയർമാർക്ക് പിസിബി ഡിസൈനർമാർ ഡിസൈനിൽ ഉൾപ്പെടുന്നതിനാൽ ചില ഘടകങ്ങളുടെ ലേ layട്ടും പരസ്പരബന്ധങ്ങളും പിടിച്ചെടുക്കാൻ കഴിയുമെങ്കിലും, ഡിസൈനിന് മറ്റ് ഘടകങ്ങളുടെ ലേoutട്ട്, മറ്റ് ഐഒ, ബസ് ഘടനകൾ, എല്ലാ പരസ്പരബന്ധങ്ങളും എന്നിവ ആവശ്യമായി വന്നേക്കാം.

പിസിബി ഡിസൈനർമാർ ടോപ്പോളജി പ്ലാനിംഗ് സ്വീകരിക്കുകയും ഒപ്റ്റിമൽ ലേoutട്ടും ഇൻററാക്ഷൻ പ്ലാനിംഗും നേടുന്നതിന് ലേ outട്ട് ചെയ്യാത്തതും അല്ലാത്തതുമായ ഘടകങ്ങളുമായി ഇടപെടുകയും അതുവഴി പിസിബി ഡിസൈൻ കാര്യക്ഷമത മെച്ചപ്പെടുത്തുകയും വേണം.

നിർണായകവും ഉയർന്ന സാന്ദ്രതയുള്ളതുമായ സ്ഥലങ്ങൾ സ്ഥാപിക്കുകയും ടോപ്പോളജി ആസൂത്രണം നേടുകയും ചെയ്ത ശേഷം, അന്തിമ ടോപ്പോളജി ആസൂത്രണത്തിന് മുമ്പ് ലേ layട്ട് പൂർത്തിയാക്കാം. അതിനാൽ, ചില ടോപ്പോളജി പാതകൾക്ക് നിലവിലുള്ള ലേ withട്ടിൽ പ്രവർത്തിക്കേണ്ടി വന്നേക്കാം. അവർക്ക് മുൻഗണന കുറവാണെങ്കിലും, അവ ഇപ്പോഴും ബന്ധിപ്പിക്കേണ്ടതുണ്ട്. അങ്ങനെ ഘടകങ്ങളുടെ ലേ aroundട്ടിന് ചുറ്റും ആസൂത്രണത്തിന്റെ ഒരു ഭാഗം സൃഷ്ടിക്കപ്പെട്ടു. ഇതുകൂടാതെ, മറ്റ് സിഗ്നലുകൾക്ക് ആവശ്യമായ മുൻഗണന നൽകാൻ ഈ തലത്തിലുള്ള ആസൂത്രണത്തിന് കൂടുതൽ വിശദാംശങ്ങൾ ആവശ്യമായി വന്നേക്കാം.

വിശദമായ ടോപ്പോളജി ആസൂത്രണം

ഘടകങ്ങൾ 2 സ്ഥാപിച്ചതിനുശേഷം അവയുടെ വിശദമായ ലേoutട്ട് ചിത്രം XNUMX കാണിക്കുന്നു. ബസിന് മൊത്തം 17 ബിറ്റുകളുണ്ട്, അവയ്ക്ക് നന്നായി ചിട്ടപ്പെടുത്തിയ സിഗ്നൽ ഫ്ലോ ഉണ്ട്.

ചിത്രം 2: ടോപ്പോളജി ആസൂത്രണത്തിന്റെയും ഉയർന്ന മുൻഗണനയുള്ള ലേoutട്ടിന്റെയും ഫലമാണ് ഈ ബസുകളുടെ നെറ്റ്‌വർക്ക് ലൈനുകൾ.

ഈ ബസ് ആസൂത്രണം ചെയ്യുന്നതിന്, പിസിബി ഡിസൈനർമാർ നിലവിലുള്ള തടസ്സങ്ങൾ, ലെയർ ഡിസൈൻ നിയമങ്ങൾ, മറ്റ് പ്രധാന നിയന്ത്രണങ്ങൾ എന്നിവ പരിഗണിക്കേണ്ടതുണ്ട്. ഈ അവസ്ഥകൾ മനസ്സിൽ വച്ചുകൊണ്ട്, ചിത്രം 3 ൽ കാണിച്ചിരിക്കുന്നതുപോലെ അവർ ബസിനായുള്ള ഒരു ടോപ്പോളജി പാത്ത് മാപ്പ് ചെയ്തു.

ചിത്രം 3: ആസൂത്രിത ബസ്.

ചിത്രം 3 ൽ, വിശദാംശങ്ങൾ “1” ഘടകം പിന്നുകൾ മുതൽ “2” എന്ന വിശദാംശത്തിലേക്ക് നയിക്കുന്ന ടോപ്പോളജിക്കൽ പാതയ്ക്കായി “ചുവപ്പിന്റെ” മുകളിലെ പാളിയിൽ ഘടകം പിന്നുകൾ സ്ഥാപിക്കുന്നു. ഈ ഭാഗത്തിനായി ഉപയോഗിച്ചിട്ടില്ലാത്ത പ്രദേശം, കേബിളിംഗ് ലെയറായി ആദ്യ പാളി മാത്രമേ തിരിച്ചറിഞ്ഞിട്ടുള്ളൂ. ഒരു ഡിസൈൻ വീക്ഷണകോണിൽ നിന്ന് ഇത് വ്യക്തമാണെന്ന് തോന്നുന്നു, റൂട്ടിംഗ് അൽഗോരിതം മുകളിലെ പാളി ചുവപ്പുമായി ബന്ധിപ്പിച്ചിട്ടുള്ള ടോപ്പോളജിക്കൽ പാത്ത് ഉപയോഗിക്കും. എന്നിരുന്നാലും, ഈ പ്രത്യേക ബസ് യാന്ത്രികമായി റൂട്ട് ചെയ്യുന്നതിന് മുമ്പ് ചില തടസ്സങ്ങൾ മറ്റ് ലെയർ റൂട്ടിംഗ് ഓപ്ഷനുകളുമായി അൽഗോരിതം നൽകിയേക്കാം.

ബസ് ആദ്യ ലെയറിൽ ഇറുകിയ ട്രെയ്‌സുകളായി ക്രമീകരിച്ചിരിക്കുന്നതിനാൽ, ഡിസൈനർ മൂന്നാമത്തെ ലെയറിലേക്കുള്ള പരിവർത്തനം ആസൂത്രണം ചെയ്യാൻ തുടങ്ങുന്നു, മുഴുവൻ പിസിബിയിലുടനീളം ബസ് സഞ്ചരിക്കുന്ന ദൂരം കണക്കിലെടുത്ത്. ഇംപെഡൻസ് ഉൾക്കൊള്ളാൻ ആവശ്യമായ അധിക സ്ഥലം കാരണം മൂന്നാമത്തെ ലെയറിലെ ഈ ടോപ്പോളജിക്കൽ പാത്ത് മുകളിലെ ലെയറിനേക്കാൾ വിശാലമാണ് എന്നത് ശ്രദ്ധിക്കുക. കൂടാതെ, ലെയർ പരിവർത്തനത്തിനുള്ള കൃത്യമായ സ്ഥാനം (17 ദ്വാരങ്ങൾ) ഡിസൈൻ വ്യക്തമാക്കുന്നു.

ടോപ്പോളജിക്കൽ പാത്ത് ചിത്രം 3-ന്റെ വലത്-മധ്യഭാഗം “4” ലേക്ക് പിന്തുടരുന്നതിനാൽ, ടോപ്പോളജിക്കൽ പാത്ത് കണക്ഷനുകളിൽ നിന്നും വ്യക്തിഗത ഘടക പിന്നുകളിൽ നിന്നും നിരവധി സിംഗിൾ-ബിറ്റ് ടി ആകൃതിയിലുള്ള ജംഗ്ഷനുകൾ വരയ്ക്കേണ്ടതുണ്ട്. പിസിബി ഡിസൈനറുടെ ചോയ്സ് ലെയർ 3 -ലും മറ്റ് ലെയറുകളിലേക്കും ഘടകം പിൻസ് ബന്ധിപ്പിക്കുന്നതിന് മിക്ക കണക്ഷൻ ഫ്ലോയും നിലനിർത്തുക എന്നതാണ്. അതിനാൽ, പ്രധാന ബണ്ടിൽ നിന്ന് ലെയർ 4 (പിങ്ക്) വരെയുള്ള കണക്ഷൻ സൂചിപ്പിക്കാൻ അവർ ഒരു ടോപ്പോളജി ഏരിയ വരച്ചു, കൂടാതെ ഈ സിംഗിൾ-ബിറ്റ് ടി ആകൃതിയിലുള്ള കോൺടാക്റ്റുകൾ ലെയർ 2 ലേക്ക് ബന്ധിപ്പിക്കുകയും തുടർന്ന് മറ്റ് ത്രൂ-ഹോളുകൾ ഉപയോഗിച്ച് ഡിവൈസ് പിൻകളുമായി ബന്ധിപ്പിക്കുകയും ചെയ്തു.

സജീവമായ ഉപകരണങ്ങളെ ബന്ധിപ്പിക്കുന്നതിന് “3” എന്ന വിശദാംശത്തിലേക്ക് 5 -ാം സ്ഥാനത്ത് ടോപ്പോളജിക്കൽ പാതകൾ തുടരുന്നു. ഈ കണക്ഷനുകൾ പിന്നീട് സജീവ പിന്നുകളിൽ നിന്ന് സജീവമായ ഉപകരണത്തിന് താഴെയുള്ള ഒരു പുൾ-ഡൗൺ റെസിസ്റ്ററിലേക്ക് കണക്ട് ചെയ്യുന്നു. ലെയർ 3 മുതൽ ലെയർ 1 വരെയുള്ള കണക്ഷനുകൾ നിയന്ത്രിക്കാൻ ഡിസൈനർ മറ്റൊരു ടോപ്പോളജി ഏരിയ ഉപയോഗിക്കുന്നു, അവിടെ ഘടക പിൻസ് സജീവ ഉപകരണങ്ങളായും പുൾ-ഡൗൺ റെസിസ്റ്ററുകളായും തിരിച്ചിരിക്കുന്നു.

ഈ വിശദമായ ആസൂത്രണം പൂർത്തിയാക്കാൻ ഏകദേശം 30 സെക്കൻഡ് എടുത്തു. ഈ പ്ലാൻ പിടിച്ചെടുത്തുകഴിഞ്ഞാൽ, പിസിബി ഡിസൈനർ ഉടൻ തന്നെ റൂട്ട് ചെയ്യാനോ കൂടുതൽ ടോപ്പോളജി പ്ലാനുകൾ സൃഷ്ടിക്കാനോ താൽപ്പര്യപ്പെട്ടേക്കാം, തുടർന്ന് എല്ലാ ടോപ്പോളജി പ്ലാനുകളും ഓട്ടോമാറ്റിക് റൂട്ടിംഗ് ഉപയോഗിച്ച് പൂർത്തിയാക്കുക. ആസൂത്രണം പൂർത്തിയാക്കി ഓട്ടോമാറ്റിക് വയറിംഗിന്റെ ഫലങ്ങൾ വരെ 10 സെക്കൻഡിൽ താഴെ. വേഗത ശരിക്കും പ്രശ്നമല്ല, വാസ്തവത്തിൽ ഡിസൈനറുടെ ഉദ്ദേശ്യങ്ങൾ അവഗണിക്കപ്പെടുകയും ഓട്ടോമാറ്റിക് വയറിംഗ് ഗുണനിലവാരം മോശമാവുകയും ചെയ്താൽ അത് സമയം പാഴാക്കുന്നു. ഇനിപ്പറയുന്ന ഡയഗ്രാമുകൾ ഓട്ടോമാറ്റിക് വയറിംഗിന്റെ ഫലങ്ങൾ കാണിക്കുന്നു.

ടോപ്പോളജി റൂട്ടിംഗ്

മുകളിൽ ഇടത് ഭാഗത്ത് നിന്ന്, ഡിസൈനർ പ്രകടിപ്പിച്ചതുപോലെ, ഘടകം പിന്നുകളിൽ നിന്നുള്ള എല്ലാ വയറുകളും ലെയർ 1 ൽ സ്ഥിതിചെയ്യുന്നു, കൂടാതെ ചിത്രം 1 ലെ വിശദാംശങ്ങൾ “2”, “4” എന്നിവയിൽ കാണിച്ചിരിക്കുന്നതുപോലെ ഒരു ഇറുകിയ ബസ് ഘടനയിലേക്ക് ചുരുക്കിയിരിക്കുന്നു. ലെവൽ 1-നും ലെവൽ 3-നും ഇടയിലുള്ള സംക്രമണം “3” -ൽ വിശദമായി സംഭവിക്കുകയും വളരെ സ്പേസ്-ദഹിപ്പിക്കുന്ന ത്രൂ-ഹോളിന്റെ രൂപമെടുക്കുകയും ചെയ്യുന്നു. വീണ്ടും, ഇം‌പെഡൻസ് ഘടകം കണക്കിലെടുക്കുന്നു, അതിനാൽ യഥാർത്ഥ വീതി പാത്ത് പ്രതിനിധീകരിക്കുന്നതുപോലെ ലൈനുകൾ കൂടുതൽ വിശാലവും കൂടുതൽ അകലവുമാണ്.

ചിത്രം 4: ടോപ്പോളജി 1, 3 എന്നിവയുമായുള്ള റൂട്ടിംഗിന്റെ ഫലങ്ങൾ.

ചിത്രം 4 ൽ “5” വിശദമായി കാണിച്ചിരിക്കുന്നതുപോലെ, സിംഗിൾ-ബിറ്റ് ടി-ടൈപ്പ് ജംഗ്ഷനുകൾ ഉൾക്കൊള്ളാൻ ദ്വാരങ്ങൾ ഉപയോഗിക്കേണ്ടതിന്റെ ആവശ്യകത കാരണം ടോപ്പോളജി പാത്ത് വലുതായിത്തീരുന്നു. ലെയർ 3 മുതൽ ലെയർ 4 വരെയുള്ള വയറിംഗ്, ഈ സിംഗിൾ-ബിറ്റ് ടി-ടൈപ്പ് എക്സ്ചേഞ്ച് പോയിന്റുകൾക്കുള്ള ഡിസൈനറുടെ ഉദ്ദേശ്യം പ്ലാൻ വീണ്ടും പ്രതിഫലിപ്പിക്കുന്നു. കൂടാതെ, മൂന്നാമത്തെ പാളിയുടെ അംശം വളരെ ഇറുകിയതാണ്, ഇത് ഉൾപ്പെടുത്തൽ ദ്വാരത്തിൽ അൽപ്പം വികസിക്കുന്നുണ്ടെങ്കിലും, ദ്വാരം കടന്നതിനുശേഷം അത് ഉടൻ വീണ്ടും ശക്തമാകുന്നു.

ചിത്രം 5: വിശദമായ 4 ടോപ്പോളജിയോടുകൂടിയ റൂട്ടിംഗിന്റെ ഫലം.

ചിത്രം 6 വിശദമായി “5” ൽ ഓട്ടോമാറ്റിക് വയറിംഗിന്റെ ഫലം കാണിക്കുന്നു. ലെയർ 3 ലെ സജീവ ഉപകരണ കണക്ഷനുകൾ ലെയർ 1 ലേക്ക് പരിവർത്തനം ചെയ്യേണ്ടതുണ്ട്. ത്രൂ-ഹോളുകൾ ഘടകം പിന്നുകൾക്ക് മുകളിൽ വൃത്തിയായി ക്രമീകരിച്ചിരിക്കുന്നു, കൂടാതെ ലെയർ 1 വയർ ആദ്യം സജീവ ഘടകവുമായി ബന്ധിപ്പിച്ചിരിക്കുന്നു, തുടർന്ന് ലെയർ 1 പുൾ-ഡൗൺ റെസിസ്റ്ററിലേക്ക്.

ചിത്രം 6: വിശദാംശങ്ങൾ 5 ടോപ്പോളജി ഉപയോഗിച്ച് റൂട്ടിംഗിന്റെ ഫലം.

മുകളിലുള്ള ഉദാഹരണത്തിന്റെ ഉപസംഹാരം, 17 ബിറ്റുകൾ നാല് വ്യത്യസ്ത ഉപകരണ തരങ്ങളായി വിശദീകരിച്ചിരിക്കുന്നു, ഇത് ലെയറിനും പാത്ത് ദിശയ്ക്കുമുള്ള ഡിസൈനറുടെ ഉദ്ദേശ്യത്തെ പ്രതിനിധീകരിക്കുന്നു, ഇത് ഏകദേശം 30 സെക്കൻഡിനുള്ളിൽ പിടിച്ചെടുക്കാനാകും. ഉയർന്ന നിലവാരമുള്ള ഓട്ടോമാറ്റിക് വയറിംഗ് നടത്താൻ കഴിയും, ആവശ്യമായ സമയം ഏകദേശം 10 സെക്കൻഡ് ആണ്.

വയറിംഗിൽ നിന്ന് ടോപ്പോളജി പ്ലാനിംഗിലേക്ക് അമൂർത്തതയുടെ അളവ് ഉയർത്തുന്നതിലൂടെ, മൊത്തം ഇന്റർകണക്ട് സമയം വളരെ കുറയുന്നു, കൂടാതെ ഡിസൈനർമാർക്ക് സാന്ദ്രതയെക്കുറിച്ച് വ്യക്തമായ ധാരണയും ഇന്റർകണക്ട് ആരംഭിക്കുന്നതിന് മുമ്പ് ഡിസൈൻ പൂർത്തിയാക്കാനുള്ള സാധ്യതയും ഉണ്ട്, എന്തുകൊണ്ടാണ് ഈ സമയത്ത് വയറിംഗ് തുടരുന്നത് ഡിസൈൻ? എന്തുകൊണ്ടാണ് ആസൂത്രണവുമായി മുന്നോട്ട് പോകാതെ പിന്നിൽ വയറിംഗ് ചേർക്കുന്നത്? എപ്പോഴാണ് പൂർണ്ണ ടോപ്പോളജി ആസൂത്രണം ചെയ്യുന്നത്? മേൽപ്പറഞ്ഞ ഉദാഹരണം പരിഗണിക്കുകയാണെങ്കിൽ, ഒരു പദ്ധതിയുടെ സംഗ്രഹം മറ്റൊരു പ്ലാനിൽ ഉപയോഗിക്കാവുന്നതാണ്, പകരം 17 നെറ്റ്‌വർക്കുകൾ പല ലൈൻ സെഗ്‌മെന്റുകളും ഓരോ നെറ്റ്‌വർക്കിലും നിരവധി ദ്വാരങ്ങളുമുണ്ട്, ഒരു എഞ്ചിനീയറിംഗ് ചേഞ്ച് ഓർഡർ (ECO) പരിഗണിക്കുമ്പോൾ ഇത് വളരെ പ്രധാനമാണ്. .

എഞ്ചിനീയറിംഗ് മാറ്റ ഉത്തരവ് (ECO)

ഇനിപ്പറയുന്ന ഉദാഹരണത്തിൽ, FPGA പിൻ outputട്ട്പുട്ട് അപൂർണ്ണമാണ്. ഡിസൈൻ എഞ്ചിനീയർമാർ ഈ വസ്തുത പിസിബി ഡിസൈനർമാരെ അറിയിച്ചിട്ടുണ്ട്, എന്നാൽ ഷെഡ്യൂൾ കാരണങ്ങളാൽ, FPGA പിൻ outputട്ട്പുട്ട് പൂർത്തിയാകുന്നതിനുമുമ്പ് അവർ കഴിയുന്നത്ര ഡിസൈൻ മുന്നേറേണ്ടതുണ്ട്.

അറിയപ്പെടുന്ന പിൻ outputട്ട്പുട്ടിന്റെ കാര്യത്തിൽ, PCB ഡിസൈനർ FPGA സ്പേസ് ആസൂത്രണം ചെയ്യാൻ തുടങ്ങുന്നു, അതേ സമയം, ഡിസൈനർ മറ്റ് ഉപകരണങ്ങളിൽ നിന്ന് FPGA ലേക്കുള്ള ലീഡുകൾ പരിഗണിക്കണം. ഐ‌ഒ എഫ്‌പി‌ജി‌എയുടെ വലതുവശത്തായിരിക്കാൻ പദ്ധതിയിട്ടിരുന്നു, എന്നാൽ ഇപ്പോൾ ഇത് എഫ്‌പി‌ജി‌എയുടെ ഇടതുവശത്താണ്, ഇത് പിൻ outputട്ട്പുട്ട് യഥാർത്ഥ പ്ലാനിൽ നിന്ന് തികച്ചും വ്യത്യസ്തമാണ്. ഡിസൈനർമാർ ഉയർന്ന തലത്തിലുള്ള അമൂർത്തതയിൽ പ്രവർത്തിക്കുന്നതിനാൽ, എല്ലാ വയറിംഗുകളും FPGA- യ്ക്ക് ചുറ്റും നീക്കുന്നതിനും ടോപ്പോളജി പാത്ത് പരിഷ്ക്കരണങ്ങൾ ഉപയോഗിച്ച് മാറ്റിസ്ഥാപിക്കുന്നതിനും ഈ മാറ്റങ്ങൾ ഉൾക്കൊള്ളാൻ അവർക്ക് കഴിയും.

എന്നിരുന്നാലും, ഇത് ബാധിക്കപ്പെടുന്നത് FPGas മാത്രമല്ല; ഈ പുതിയ പിൻ utsട്ട്പുട്ടുകൾ ബന്ധപ്പെട്ട ഉപകരണങ്ങളിൽ നിന്ന് പുറത്തുവരുന്ന ലീഡുകളെയും ബാധിക്കുന്നു. ഫ്ലാറ്റ് ഉൾക്കൊള്ളുന്ന ലീഡ് എൻട്രി പാത്ത് ഉൾക്കൊള്ളുന്നതിനായി പാതയുടെ അവസാനവും നീങ്ങുന്നു; അല്ലാത്തപക്ഷം, ഉയർന്ന സാന്ദ്രതയുള്ള PCB- യിൽ വിലയേറിയ സ്ഥലം പാഴാക്കിക്കൊണ്ട്, വളച്ചൊടിച്ച ജോഡി കേബിളുകൾ വളച്ചൊടിക്കും. ഈ ബിറ്റുകൾക്കായി വളച്ചൊടിക്കുന്നതിന് വയറിംഗിനും സുഷിരങ്ങൾക്കും അധിക സ്ഥലം ആവശ്യമാണ്, ഇത് ഡിസൈൻ ഘട്ടത്തിന്റെ അവസാനത്തിൽ പാലിക്കപ്പെടണമെന്നില്ല. ഷെഡ്യൂൾ കർശനമായിരുന്നെങ്കിൽ, ഈ റൂട്ടുകളിലെല്ലാം അത്തരം ക്രമീകരണങ്ങൾ നടത്തുന്നത് അസാധ്യമാണ്. ടോപ്പോളജി ആസൂത്രണം ഉയർന്ന അളവിലുള്ള സംഗ്രഹം നൽകുന്നു എന്നതാണ്, അതിനാൽ ഈ ഇക്കോകൾ നടപ്പിലാക്കുന്നത് വളരെ എളുപ്പമാണ്.

ഡിസൈനറുടെ ഉദ്ദേശ്യം പിന്തുടരുന്ന ഓട്ടോമാറ്റിക് റൂട്ടിംഗ് അൽഗോരിതം ഒരു ക്വാണ്ടിറ്റി മുൻഗണനയെക്കാൾ ഗുണമേന്മയുള്ള മുൻഗണന നൽകുന്നു. ഒരു ഗുണനിലവാര പ്രശ്നം തിരിച്ചറിഞ്ഞാൽ, രണ്ട് കാരണങ്ങളാൽ, ഒരു മോശം നിലവാരമുള്ള വയറിംഗ് നിർമ്മിക്കുന്നതിനുപകരം കണക്ഷൻ പരാജയപ്പെടാൻ അനുവദിക്കുന്നത് വളരെ ശരിയാണ്. ആദ്യം, ഈ വയറിംഗ് മോശം ഫലങ്ങളും വയറിംഗ് ഓട്ടോമേറ്റ് ചെയ്യുന്ന മറ്റ് വയറിംഗ് പ്രവർത്തനങ്ങളും ഉപയോഗിച്ച് വൃത്തിയാക്കുന്നതിനേക്കാൾ ഒരു പരാജയപ്പെട്ട കണക്ഷൻ കണക്ട് ചെയ്യുന്നത് എളുപ്പമാണ്. രണ്ടാമതായി, ഡിസൈനറുടെ ഉദ്ദേശ്യം നടപ്പിലാക്കുകയും കണക്ഷന്റെ ഗുണനിലവാരം നിർണ്ണയിക്കാൻ ഡിസൈനർ അവശേഷിക്കുകയും ചെയ്യുന്നു. എന്നിരുന്നാലും, പരാജയപ്പെട്ട വയറിംഗിന്റെ കണക്ഷനുകൾ താരതമ്യേന ലളിതവും പ്രാദേശികവൽക്കരിക്കപ്പെട്ടതുമാണെങ്കിൽ മാത്രമേ ഈ ആശയങ്ങൾ ഉപയോഗപ്രദമാകൂ.

ഒരു നല്ല ഉദാഹരണം 100% ആസൂത്രിത കണക്ഷനുകൾ നേടാൻ ഒരു കേബിളറുടെ കഴിവില്ലായ്മയാണ്. ഗുണനിലവാരം ബലിയർപ്പിക്കുന്നതിനുപകരം, ചില ആസൂത്രണങ്ങൾ പരാജയപ്പെടാൻ അനുവദിക്കുക, കണക്റ്റുചെയ്യാത്ത ചില വയറിംഗ് ഉപേക്ഷിക്കുക. എല്ലാ വയറുകളും ടോപ്പോളജി ആസൂത്രണം വഴി വഴിതിരിച്ചുവിടുന്നു, പക്ഷേ എല്ലാം ഘടക പിന്നുകളിലേക്ക് നയിക്കുന്നില്ല. പരാജയപ്പെട്ട കണക്ഷനുകൾക്ക് ഇടമുണ്ടെന്ന് ഇത് ഉറപ്പാക്കുകയും താരതമ്യേന എളുപ്പമുള്ള കണക്ഷൻ നൽകുകയും ചെയ്യുന്നു.

ഈ ലേഖനത്തിന്റെ സംഗ്രഹം

ടോപ്പോളജി ആസൂത്രണം എന്നത് ഡിജിറ്റൽ സിഗ്നലൈസ്ഡ് പിസിബി ഡിസൈൻ പ്രക്രിയയിൽ പ്രവർത്തിക്കുന്നതും ഡിസൈൻ എഞ്ചിനീയർമാർക്ക് എളുപ്പത്തിൽ ആക്സസ് ചെയ്യാവുന്നതുമായ ഒരു ഉപകരണമാണ്, എന്നാൽ സങ്കീർണ്ണമായ ആസൂത്രണ പരിഗണനകൾക്ക് പ്രത്യേക സ്പേഷ്യൽ, ലെയർ, കണക്ഷൻ ഫ്ലോ കഴിവുകളും ഉണ്ട്. PCB ഡിസൈനർമാർക്ക് ഡിസൈനിന്റെ തുടക്കത്തിൽ അല്ലെങ്കിൽ ഡിസൈൻ എൻജിനീയർ അവരുടെ IP ലഭിച്ചതിനുശേഷം ടോപ്പോളജി ആസൂത്രണ ഉപകരണം ഉപയോഗിക്കാൻ കഴിയും, അവരുടെ ഡിസൈൻ പരിതസ്ഥിതിക്ക് ഏറ്റവും അനുയോജ്യമായ ഈ ഫ്ലെക്സിബിൾ ഉപകരണം ആരാണ് ഉപയോഗിക്കുന്നത് എന്നതിനെ ആശ്രയിച്ച്.

ടോപ്പോളജി കേബിളറുകൾ ഡിസൈനറുടെ പ്ലാൻ അല്ലെങ്കിൽ ഉയർന്ന നിലവാരമുള്ള കേബിളിംഗ് ഫലങ്ങൾ നൽകാനുള്ള ഉദ്ദേശ്യം പിന്തുടരുക. ടോപ്പോളജി ആസൂത്രണം, ECO- യെ അഭിമുഖീകരിക്കുമ്പോൾ, പ്രത്യേക കണക്ഷനുകളേക്കാൾ വളരെ വേഗത്തിൽ പ്രവർത്തിക്കാൻ കഴിയും, അങ്ങനെ ടോപ്പോളജി കേബിളർ കൂടുതൽ വേഗത്തിൽ ECO സ്വീകരിക്കാൻ പ്രാപ്തരാക്കുകയും വേഗത്തിലും കൃത്യമായും ഫലങ്ങൾ നൽകുകയും ചെയ്യുന്നു.