हा पेपर यावर लक्ष केंद्रित करतो पीसीबी आयपी वापरणारे डिझायनर्स, आणि पुढे आयपीला समर्थन देण्यासाठी टोपोलॉजी प्लॅनिंग आणि रूटिंग टूल्सचा वापर करून, संपूर्ण पीसीबी डिझाइन पटकन पूर्ण करा. जसे आपण आकृती 1 वर पाहू शकता, डिझाइन इंजिनिअरची जबाबदारी ही आवश्यक घटक कमी संख्येने घालून आणि त्यांच्या दरम्यान गंभीर परस्पर जोडण्याच्या मार्गांचे नियोजन करून IP प्राप्त करणे आहे. एकदा आयपी मिळवल्यानंतर, आयपी माहिती पीसीबी डिझायनर्सना दिली जाऊ शकते जे उर्वरित डिझाइन करतात.

पीसीबी डिझाइनर पीसीबी डिझाईन पटकन पूर्ण करण्यासाठी टोपोलॉजी प्लॅनिंग आणि वायरिंग टूल्सचा वापर कसा करू शकतात

आकृती 1: डिझाईन इंजिनिअर्सना आयपी मिळते, पीसीबी डिझायनर्स आयपीला सपोर्ट करण्यासाठी पुढे टोपोलॉजी प्लॅनिंग आणि वायरिंग टूल्स वापरतात, संपूर्ण पीसीबी डिझाईन पटकन पूर्ण करतात.

डिझाईन इंजिनिअर्स आणि पीसीबी डिझायनर्स यांच्यात अचूक डिझाईन हेतू मिळवण्यासाठी परस्परसंवाद आणि पुनरावृत्ती प्रक्रियेतून जाण्याऐवजी, डिझाइन इंजिनिअर्सना ही माहिती आधीच मिळते आणि परिणाम अगदी अचूक असतात, ज्यामुळे पीसीबी डिझायनर्सना खूप मदत होते. अनेक डिझाईन्समध्ये, डिझाइन इंजिनिअर्स आणि पीसीबी डिझायनर्स परस्परसंवादी लेआउट आणि वायरिंग करतात, जे दोन्ही बाजूंनी मौल्यवान वेळ वापरतात. ऐतिहासिकदृष्ट्या, परस्पर क्रियाशीलता आवश्यक आहे, परंतु वेळ घेणारी आणि अकार्यक्षम. डिझाईन इंजिनीअरने दिलेली प्रारंभिक योजना योग्य घटक, बस रुंदी किंवा पिन आउटपुट संकेतांशिवाय फक्त एक मॅन्युअल रेखाचित्र असू शकते.

टोपोलॉजी नियोजन तंत्र वापरणारे अभियंते काही घटकांचे लेआउट आणि परस्परसंबंध कॅप्चर करू शकतात कारण पीसीबी डिझायनर डिझाइनमध्ये सामील होतात, डिझाइनमध्ये इतर घटकांचे लेआउट, इतर आयओ आणि बस स्ट्रक्चर कॅप्चर करणे आणि सर्व परस्पर जोडणे आवश्यक असू शकते.

पीसीबी डिझायनर्सना इष्टतम लेआउट आणि परस्परसंवाद नियोजन साध्य करण्यासाठी टोपोलॉजी प्लॅनिंगचा अवलंब करणे आणि घातलेल्या आणि न भरलेल्या घटकांशी संवाद साधणे आवश्यक आहे, ज्यामुळे पीसीबी डिझाइनची कार्यक्षमता सुधारते.

गंभीर आणि उच्च-घनतेची क्षेत्रे घातल्यानंतर आणि टोपोलॉजी नियोजन प्राप्त झाल्यानंतर, अंतिम टोपोलॉजी नियोजनापूर्वी लेआउट पूर्ण केले जाऊ शकते. म्हणून, काही टोपोलॉजी मार्गांना विद्यमान लेआउटसह कार्य करावे लागेल. जरी ते कमी प्राधान्य असले तरी, त्यांना अद्याप कनेक्ट करणे आवश्यक आहे. अशा प्रकारे नियोजनाचा काही भाग घटकांच्या मांडणीभोवती निर्माण झाला. याव्यतिरिक्त, इतर सिग्नलला आवश्यक प्राधान्य देण्यासाठी या स्तराच्या नियोजनासाठी अधिक तपशीलाची आवश्यकता असू शकते.

तपशीलवार टोपोलॉजी नियोजन

आकृती 2 घटकांची मांडणी केल्यानंतर त्यांची तपशीलवार मांडणी दर्शवते. बसमध्ये एकूण 17 बिट्स आहेत आणि त्यांच्याकडे बऱ्यापैकी व्यवस्थित सिग्नल प्रवाह आहे.

पीसीबी डिझाइनर पीसीबी डिझाईन पटकन पूर्ण करण्यासाठी टोपोलॉजी प्लॅनिंग आणि वायरिंग टूल्सचा वापर कसा करू शकतात

आकृती 2: या बसेससाठी नेटवर्क लाईन्स उच्च प्राधान्याने टोपोलॉजी नियोजन आणि मांडणीचा परिणाम आहेत.

या बसचे नियोजन करण्यासाठी, पीसीबी डिझायनर्सना विद्यमान अडथळे, लेयर डिझाईनचे नियम आणि इतर महत्त्वाच्या अडचणींचा विचार करणे आवश्यक आहे. या अटी लक्षात घेऊन त्यांनी आकृती 3 मध्ये दाखवल्याप्रमाणे बससाठी टोपोलॉजी मार्ग तयार केला.

पीसीबी डिझाइनर पीसीबी डिझाईन पटकन पूर्ण करण्यासाठी टोपोलॉजी प्लॅनिंग आणि वायरिंग टूल्सचा वापर कसा करू शकतात

आकृती 3: नियोजित बस.

आकृती 3 मध्ये, तपशील “1” घटक पिन पासून तपशील “2” पर्यंत जाणाऱ्या टोपोलॉजिकल मार्गासाठी “लाल” च्या वरच्या थरात घटक पिन ठेवतो. या भागासाठी वापरण्यात आलेले अनकॅप्सुलेटेड क्षेत्र आणि फक्त पहिला थर केबलिंग लेयर म्हणून ओळखला जातो. डिझाइनच्या दृष्टिकोनातून हे स्पष्ट दिसते आणि राउटिंग अल्गोरिदम लाल रंगाशी जोडलेल्या टॉप लेयरसह टोपोलॉजिकल मार्गाचा वापर करेल. तथापि, काही अडथळे ही विशिष्ट बस स्वयंचलितपणे रूट करण्यापूर्वी इतर लेयर रूटिंग पर्यायांसह अल्गोरिदम प्रदान करू शकतात.

पहिल्या लेयरमध्ये बस घट्ट ट्रेसमध्ये आयोजित केल्याप्रमाणे, डिझायनर तिसऱ्या लेयरमध्ये तपशील 3 वर संक्रमणाची योजना आखण्यास सुरुवात करतो, संपूर्ण पीसीबीमध्ये बसने प्रवास केल्याचे अंतर लक्षात घेऊन. लक्षात घ्या की तिसऱ्या लेयरवरील हा टोपोलॉजिकल मार्ग टॉप लेयरपेक्षा विस्तीर्ण आहे कारण प्रतिबाधा सामावून घेण्यासाठी आवश्यक असलेल्या अतिरिक्त जागेमुळे. याव्यतिरिक्त, लेयर रूपांतरणासाठी अचूक स्थान (17 छिद्र) निर्दिष्ट करते.

टोपोलॉजिकल मार्ग आकृती 3 च्या उजव्या-मध्य भागाचे अनुसरण करून “4” तपशीलासाठी, अनेक सिंगल-बिट टी-आकाराचे जंक्शन टोपोलॉजिकल पाथ कनेक्शन आणि वैयक्तिक घटक पिनमधून काढणे आवश्यक आहे. पीसीबी डिझायनरची निवड ही आहे की बहुतेक कनेक्शन प्रवाह थर 3 वर आणि इतर थरांद्वारे घटक पिन जोडण्यासाठी ठेवा. म्हणून त्यांनी मुख्य बंडलपासून लेयर 4 (गुलाबी) पर्यंतचे कनेक्शन दर्शवण्यासाठी टोपोलॉजी क्षेत्र काढले आणि या सिंगल-बिट टी-आकाराचे संपर्क लेयर 2 ला जोडले आणि नंतर इतर थ्रू-होल्स वापरून डिव्हाइस पिनशी कनेक्ट केले.

सक्रिय उपकरणांना जोडण्यासाठी “3” तपशीलाच्या पातळीवर टोपोलॉजिकल मार्ग चालू राहतात. हे कनेक्शन नंतर सक्रिय पिनमधून सक्रिय डिव्हाइसच्या खाली पुल-डाउन रेझिस्टरशी जोडलेले असतात. लेयर 3 पासून लेयर 1 पर्यंत कनेक्शनचे नियमन करण्यासाठी डिझायनर दुसरे टोपोलॉजी क्षेत्र वापरतो, जिथे घटक पिन सक्रिय उपकरणांमध्ये आणि पुल-डाउन रेझिस्टर्समध्ये विभागलेले असतात.

तपशीलवार नियोजनाचा हा स्तर पूर्ण होण्यास सुमारे 30 सेकंद लागले. एकदा ही योजना पकडली गेली की, पीसीबी डिझायनर लगेच मार्ग काढू शकतो किंवा पुढील टोपोलॉजी योजना तयार करू शकतो आणि नंतर स्वयंचलित मार्गाने सर्व टोपोलॉजी योजना पूर्ण करू शकतो. नियोजन पूर्ण झाल्यापासून स्वयंचलित वायरिंगच्या परिणामांपर्यंत 10 सेकंदांपेक्षा कमी. वेगाने खरोखर काही फरक पडत नाही, आणि खरं तर डिझायनरच्या हेतूंकडे दुर्लक्ष केले गेले आणि स्वयंचलित वायरिंगची गुणवत्ता खराब झाली तर वेळेचा अपव्यय होतो. खालील आकृती स्वयंचलित वायरिंगचे परिणाम दर्शवतात.

टोपोलॉजी रूटिंग

वरच्या डावीकडे सुरू करून, घटक पिनमधून सर्व तारा लेयर 1 वर स्थित आहेत, डिझायनरने व्यक्त केल्याप्रमाणे आणि आकृती 1 मधील तपशील “2” आणि “4” मध्ये दाखवल्याप्रमाणे घट्ट बस स्ट्रक्चरमध्ये संकुचित केल्या आहेत. लेव्हल 1 आणि लेव्हल 3 मधील संक्रमण तपशीलवार “3” मध्ये होते आणि खूप जागा वापरणाऱ्या थ्रू-होलचे स्वरूप घेते. पुन्हा, प्रतिबाधा घटक विचारात घेतला जातो, म्हणून प्रत्यक्ष रुंदीच्या मार्गाद्वारे दर्शविल्याप्रमाणे ओळी रुंद आणि अधिक अंतरावर असतात.

पीसीबी डिझाइनर पीसीबी डिझाईन पटकन पूर्ण करण्यासाठी टोपोलॉजी प्लॅनिंग आणि वायरिंग टूल्सचा वापर कसा करू शकतात

आकृती 4: टोपोलॉजी 1 आणि 3 सह राउटिंगचे परिणाम.

आकृती 4 मध्ये “5” तपशीलवार दाखवल्याप्रमाणे, सिंगल-बिट टी-प्रकार जंक्शन समायोजित करण्यासाठी छिद्र वापरण्याच्या गरजेमुळे टोपोलॉजी मार्ग मोठा होतो. येथे योजना पुन्हा या सिंगल-बिट टी-टाइप एक्सचेंज पॉइंट्ससाठी लेयर 3 पासून लेयर 4 पर्यंत वायरिंगचा हेतू प्रतिबिंबित करते. याव्यतिरिक्त, तिसऱ्या लेयरवरील ट्रेस खूप घट्ट आहे, जरी ते इन्सर्शन होलवर थोडे विस्तारत असले तरी, छिद्र पार केल्यानंतर लवकरच ते पुन्हा घट्ट होईल.

पीसीबी डिझाइनर पीसीबी डिझाईन पटकन पूर्ण करण्यासाठी टोपोलॉजी प्लॅनिंग आणि वायरिंग टूल्सचा वापर कसा करू शकतात

आकृती 5: तपशील 4 टोपोलॉजीसह राउटिंगचा परिणाम.

आकृती 6 तपशील “5” वर स्वयंचलित वायरिंगचा परिणाम दर्शवते. लेयर 3 मधील सक्रिय डिव्हाइस कनेक्शनला लेयर 1 मध्ये रूपांतरण आवश्यक आहे. थ्रू-होल्स घटक पिनच्या वर सुबकपणे व्यवस्थित केले आहेत, आणि लेयर 1 वायर प्रथम सक्रिय घटकाशी आणि नंतर लेयर 1 पुल-डाउन रेझिस्टरशी जोडलेले आहे.

पीसीबी डिझाइनर पीसीबी डिझाईन पटकन पूर्ण करण्यासाठी टोपोलॉजी प्लॅनिंग आणि वायरिंग टूल्सचा वापर कसा करू शकतात

आकृती 6: तपशील 5 टोपोलॉजीसह राउटिंगचा परिणाम.

वरील उदाहरणाचा निष्कर्ष असा आहे की 17 बिट्स चार वेगवेगळ्या डिव्हाइस प्रकारांमध्ये तपशीलवार आहेत, जे लेयर आणि मार्गाच्या दिशेने डिझायनरच्या हेतूचे प्रतिनिधित्व करतात, जे सुमारे 30 सेकंदात पकडले जाऊ शकतात. मग उच्च दर्जाचे स्वयंचलित वायरिंग केले जाऊ शकते, आवश्यक वेळ सुमारे 10 सेकंद आहे.

वायरिंगपासून टोपोलॉजी नियोजनापर्यंत अमूर्ततेची पातळी वाढवून, एकूण परस्पर जोडणीचा वेळ मोठ्या प्रमाणात कमी केला जातो आणि डिझायनर्सना घनतेची खरोखर स्पष्ट समज असते आणि इंटरकनेक्ट सुरू होण्यापूर्वी डिझाइन पूर्ण करण्याची क्षमता असते, जसे की या ठिकाणी वायरिंग का ठेवावे डिझाइन? नियोजनासह पुढे का जाऊ नये आणि मागच्या बाजूला वायरिंग जोडू नये? पूर्ण टोपोलॉजीचे नियोजन कधी केले जाईल? जर वरील उदाहरणाचा विचार केला तर, एका प्लॅनचा अमूर्त वापर दुसऱ्या प्लॅन बरोबर करता येऊ शकतो त्याऐवजी 17 स्वतंत्र नेटवर्कसह अनेक लाइन विभाग आणि प्रत्येक नेटवर्कमध्ये अनेक छिद्रे, एक संकल्पना जी अभियांत्रिकी बदल ऑर्डर (ECO) विचार करताना विशेषतः महत्वाची आहे .

अभियांत्रिकी बदल ऑर्डर (ECO)

खालील उदाहरणात, FPGA पिन आउटपुट अपूर्ण आहे. डिझाइन अभियंत्यांनी पीसीबी डिझायनर्सना या वस्तुस्थितीची माहिती दिली आहे, परंतु वेळापत्रक कारणास्तव, एफपीजीए पिन आउटपुट पूर्ण होण्यापूर्वी त्यांना शक्य तितक्या डिझाइनची आवश्यकता आहे.

ज्ञात पिन आउटपुटच्या बाबतीत, पीसीबी डिझायनर एफपीजीए जागेची योजना करण्यास सुरवात करतो आणि त्याच वेळी, डिझायनरने इतर उपकरणांपासून एफपीजीए पर्यंतच्या लीड्सचा विचार केला पाहिजे. FOA च्या उजव्या बाजूला IO ची योजना होती, परंतु आता ती FPGA च्या डाव्या बाजूला आहे, ज्यामुळे पिन आउटपुट मूळ योजनेपेक्षा पूर्णपणे भिन्न आहे. कारण डिझायनर अमूर्ततेच्या उच्च स्तरावर काम करतात, ते FPGA भोवती सर्व वायरिंग हलवण्याचे ओव्हरहेड काढून आणि टोपोलॉजी पॅथ मॉडिफिकेशन्ससह बदलून हे बदल करू शकतात.

तथापि, केवळ FPGas प्रभावित होत नाहीत; हे नवीन पिन आउटपुट संबंधित उपकरणांमधून बाहेर पडणाऱ्या लीड्सवर देखील परिणाम करतात. फ्लॅट-एनकॅप्सुलेटेड लीड एंट्री पाथ समायोजित करण्यासाठी मार्गाचा शेवट देखील हलतो; अन्यथा, ट्विस्ट-पेअर केबल्स मुरडल्या जातील, उच्च घनतेच्या पीसीबीवरील मौल्यवान जागा वाया घालवतील. या बिट्ससाठी पिळणे वायरिंग आणि छिद्रांसाठी अतिरिक्त जागा आवश्यक आहे, जे कदाचित डिझाइन टप्प्याच्या शेवटी पूर्ण होऊ शकत नाही. जर वेळापत्रक घट्ट असते, तर या सर्व मार्गांमध्ये असे समायोजन करणे अशक्य आहे. मुद्दा असा आहे की टोपोलॉजी नियोजन उच्च पातळीचे अमूर्तत्व प्रदान करते, म्हणून या ईसीओची अंमलबजावणी करणे खूप सोपे आहे.

डिझायनरच्या हेतूचे पालन करणारे स्वयंचलित रूटिंग अल्गोरिदम प्रमाण प्राधान्यापेक्षा गुणवत्ता प्राधान्य सेट करते. जर गुणवत्तेची समस्या ओळखली गेली, तर दोन कारणांमुळे खराब-गुणवत्तेची वायरिंग निर्माण करण्याऐवजी कनेक्शन बिघडणे योग्य आहे. प्रथम, खराब झालेले परिणाम आणि वायरिंग स्वयंचलित करणाऱ्या इतर वायरिंग ऑपरेशन्ससह हे वायरिंग साफ करण्यापेक्षा अयशस्वी कनेक्शन जोडणे सोपे आहे. दुसरे म्हणजे, डिझायनरचा हेतू पार पाडला जातो आणि डिझायनरला कनेक्शनची गुणवत्ता निश्चित करणे बाकी असते. तथापि, अयशस्वी वायरिंगचे कनेक्शन तुलनेने सोपे आणि स्थानिकीकृत असल्यासच या कल्पना उपयुक्त आहेत.

एक उत्तम उदाहरण म्हणजे 100% नियोजित कनेक्शन साध्य करण्यासाठी केबलरची असमर्थता. गुणवत्तेचा त्याग करण्याऐवजी, काही नियोजन अयशस्वी होऊ द्या, काही जोडलेले वायरिंग मागे ठेवा. सर्व तारा टोपोलॉजी नियोजनाद्वारे बदलल्या जातात, परंतु सर्व घटक घटक पिनकडे नेत नाहीत. हे सुनिश्चित करते की अयशस्वी कनेक्शनसाठी जागा आहे आणि तुलनेने सोपे कनेक्शन प्रदान करते.

या लेखाचा सारांश

टोपोलॉजी प्लॅनिंग हे एक असे साधन आहे जे डिजिटल सिग्नलाइज्ड पीसीबी डिझाईन प्रक्रियेसह कार्य करते आणि डिझाईन अभियंत्यांसाठी सहज उपलब्ध आहे, परंतु त्यात जटिल नियोजन विचारांसाठी विशिष्ट स्थानिक, स्तर आणि कनेक्शन प्रवाह क्षमता देखील आहेत. पीसीबी डिझायनर डिझाइनच्या सुरुवातीला किंवा डिझाईन इंजिनीअरने त्यांचा आयपी मिळवल्यानंतर टोपोलॉजी प्लॅनिंग टूल वापरू शकतात, हे त्यांच्या लवचिक वातावरणासाठी सर्वोत्तम लवचिक साधन कोण वापरत आहे यावर अवलंबून आहे.

टोपोलॉजी केबलर्स फक्त डिझायनरची योजना किंवा उच्च-गुणवत्तेचे केबलिंग परिणाम प्रदान करण्याच्या हेतूचे अनुसरण करतात. टोपोलॉजी नियोजन, जेव्हा ईसीओला सामोरे जावे लागते, वेगळ्या जोडण्यांपेक्षा ऑपरेट करणे खूप वेगवान असते, त्यामुळे टोपोलॉजी केबलर अधिक जलद आणि अचूक परिणाम प्रदान करून ईसीओ स्वीकारण्यास सक्षम होते.