यो कागज मा केन्द्रित छ पीसीबी आईपी ​​को उपयोग गरी डिजाइनरहरु, र अगाडी टोपोलॉजी योजना र रूटिंग उपकरण को उपयोग आईपी को समर्थन गर्न को लागी, छिटो पुरा पीसीबी डिजाइन पूरा गर्नुहोस्। जसरी तपाइँ चित्रा १ बाट देख्न सक्नुहुन्छ, डिजाइन ईन्जिनियर को जिम्मेवारी आईपी प्राप्त गर्न को लागी आवश्यक कम्पोनेन्टहरु को एक सानो संख्या बिछ्याएर र उनीहरु को बीच महत्वपूर्ण इन्टरकनेक्ट पथ को योजना बनाएर हो। एक पटक आईपी प्राप्त भयो, आईपी जानकारी पीसीबी डिजाइनर जो डिजाइन को बाँकी गर्न को लागी प्रदान गर्न सकिन्छ।

पीसीबी डिजाइनर कसरी छिटो पीसीबी डिजाइन पूरा गर्न टोपोलॉजी योजना र तारि tools उपकरण को उपयोग गर्न सक्नुहुन्छ

चित्र १: डिजाइन ईन्जिनियरहरु आईपी प्राप्त, पीसीबी डिजाइनरहरु थप आईपी समर्थन गर्न को लागी टोपोलजी योजना र तारि tools उपकरण को उपयोग, छिटो पुरा पीसीबी डिजाइन पूरा गर्नुहोस्।

यसको सट्टा डिजाइन ईन्जिनियरहरु र पीसीबी डिजाइनरहरु को बीच सही डिजाइन आशय प्राप्त गर्न को लागी अन्तरक्रिया र पुनरावृत्ति को एक प्रक्रिया को माध्यम बाट जाने को लागी, डिजाइन ईन्जिनियरहरु पहिले नै यो जानकारी पाउँछन् र परिणामहरु एकदम सही छन्, जसले पीसीबी डिजाइनरहरुलाई धेरै मद्दत गर्दछ। धेरै डिजाइन मा, डिजाइन ईन्जिनियरहरु र पीसीबी डिजाइनरहरु अन्तरक्रियात्मक लेआउट र तारि do, जो दुबै पक्ष मा बहुमूल्य समय खपत गर्छन। ऐतिहासिक रूपमा, अन्तरक्रियाशीलता आवश्यक छ, तर समय खपत र अक्षम। प्रारम्भिक योजना डिजाइन ईन्जिनियर द्वारा प्रदान गरीएको मात्र उचित घटक, बस चौडाइ, वा पिन आउटपुट संकेत बिना एक म्यानुअल चित्र हुन सक्छ।

जबकि ईन्जीनियरहरु टोपोलॉजी योजना प्रविधिहरु को उपयोग लेआउट र पीसीबी डिजाइनरहरु डिजाइन मा संलग्न हुन को रूप मा केहि कम्पोनेन्टहरु को इन्टरकनेक्शन कब्जा गर्न सक्छन्, डिजाइन अन्य घटक को लेआउट को आवश्यकता हुन सक्छ, अन्य आईओ र बस संरचनाहरु कब्जा, र सबै आपसी सम्बन्ध।

पीसीबी डिजाइनरहरु टोपोलॉजी योजना अपनाउन को लागी र इष्टतम लेआउट र अन्तरक्रिया योजना को प्राप्त गर्न को लागी राखीएको र unlaid घटक संग अन्तरक्रिया गर्न को लागी, यस प्रकार पीसीबी डिजाइन दक्षता मा सुधार गर्न को लागी।

महत्वपूर्ण र उच्च घनत्व क्षेत्रहरु बाहिर राखिएको छ र टोपोलजी योजना प्राप्त भएपछि, लेआउट अन्तिम टोपोलजी योजना अघि पूरा हुन सक्छ। तेसैले, केहि टोपोलजी पथहरु को मौजूदा लेआउट संग काम गर्न को लागी हुन सक्छ। जे होस् उनीहरु कम प्राथमिकताका छन्, उनीहरु अझै पनी जोडिएको हुन आवश्यक छ। यस प्रकार योजना को हिस्सा घटक को लेआउट को आसपास उत्पन्न भएको थियो। यसको अतिरिक्त, योजना को यो स्तर अन्य संकेतहरु लाई आवश्यक प्राथमिकता दिन को लागी अधिक विस्तार को आवश्यकता हुन सक्छ।

विस्तृत टोपोलजी योजना

चित्रा २ कम्पोनेन्टहरु को एक विस्तृत लेआउट देखाइन्छ पछि उनीहरु लाई राखिएको छ। बस कुल मा 17 बिट छ, र उनीहरु एक काफी राम्रो संगठित संकेत प्रवाह छ।

पीसीबी डिजाइनर कसरी छिटो पीसीबी डिजाइन पूरा गर्न टोपोलॉजी योजना र तारि tools उपकरण को उपयोग गर्न सक्नुहुन्छ

चित्र २: यी बसहरु को लागी नेटवर्क लाइनहरु एक उच्च प्राथमिकता संग टोपोलजी योजना र लेआउट को परिणाम हो।

यो बस योजना गर्न, पीसीबी डिजाइनरहरु अवस्थित बाधाहरु, तह डिजाइन नियमहरु, र अन्य महत्वपूर्ण बाधाहरु लाई विचार गर्न को लागी आवश्यक छ। दिमाग मा यी सर्तहरु संग, उनीहरु बस को लागी एक टोपोलजी मार्ग बाहिर नक्शा ३ मा देखाइएको छ।

पीसीबी डिजाइनर कसरी छिटो पीसीबी डिजाइन पूरा गर्न टोपोलॉजी योजना र तारि tools उपकरण को उपयोग गर्न सक्नुहुन्छ

चित्र ३: योजनाबद्ध बस।

चित्रा ३ मा, विस्तार “१” घटक पिनहरु बाट विस्तार “२” को लागी टोपोलॉजिकल पथ को लागी “रातो” को माथिल्लो तह मा घटक पिनहरु बाहिर राख्छ। यस भाग को लागी प्रयोग गरिएको unencapsulated क्षेत्र, र केवल पहिलो तह केबल तह को रूप मा पहिचान गरीएको छ। यो दृश्य को एक डिजाइन बिन्दु बाट स्पष्ट देखिन्छ, र मार्ग एल्गोरिथ्म रातो मा जोडिएको शीर्ष तह संग टोपोलॉजिकल पथ को उपयोग गर्दछ। जे होस्, केहि बाधाहरु लाई स्वचालित रूप बाट यो विशेष बस मार्ग गर्नु भन्दा पहिले अन्य परत मार्ग विकल्प संग एल्गोरिदम प्रदान गर्न सक्छ।

जसरी बस पहिलो तह मा तंग निशान मा संगठित छ, डिजाइनर तेस्रो तह मा संक्रमण को योजना विस्तार गर्न शुरू हुन्छ ३, खाता मा ध्यान राखेर बस सम्पूर्ण पीसीबी मा यात्रा। ध्यान दिनुहोस् कि तेस्रो तह मा यो टोपोलॉजिकल पथ प्रतिबाधा को समायोजन को लागी आवश्यक अतिरिक्त ठाउँ को कारण माथिल्लो तह भन्दा फराकिलो छ। यसको अतिरिक्त, डिजाइन परत रूपान्तरण को लागी सही स्थान (१ holes प्वाल) निर्दिष्ट गर्दछ।

टोपोलॉजिकल मार्ग को रूप मा विस्तार “3” को लागी चित्रा 4 को दाहिने केन्द्र भाग को अनुसरण गर्दछ, धेरै एकल बिट टी आकार को जंक्शनहरु टोपोलॉजिकल पथ कनेक्शन र व्यक्तिगत घटक पिन बाट कोर्नु पर्छ। पीसीबी डिजाइनर को छनौट लेयर 3 मा र अन्य घटक को लागी घटक पिन जोडने को लागी कनेक्शन को प्रवाह को धेरै जसो राख्नु हो। तेसैले उनीहरु एक टोपोलजी क्षेत्र को लागी मुख्य बन्डल बाट लेयर ४ (गुलाबी) मा जडान को संकेत गर्न को लागी, र यी एकल-बिट टी आकार को सम्पर्कहरु लेयर २ मा जोडिन्छन् र त्यसपछि अन्य पिन को माध्यम बाट छेद को उपयोग गरेर उपकरण पिन संग जोडिएको थियो।

टोपोलॉजिकल मार्गहरु स्तर 3 मा विस्तार “5” सक्रिय उपकरणहरु लाई जोड्न को लागी जारी छ। यी जडानहरु तब सक्रिय पिन तल एक सक्रिय तल तल एक पुल तल प्रतिरोधी को लागी सक्रिय पिन बाट जोडिएको छ। डिजाइनर लेयर ३ बाट लेयर १ सम्मको जडान विनियमित गर्न को लागी अर्को टोपोलजी क्षेत्र को उपयोग गर्दछ, जहाँ कम्पोनेन्ट पिन सक्रिय उपकरणहरु र पुल-डाउन प्रतिरोधकहरुमा विभाजित छन्।

विस्तृत योजना को यो स्तर पूरा गर्न को बारे मा 30 सेकेन्ड लाग्यो। एक पटक यो योजना कब्जा गरीयो, पीसीबी डिजाइनर तुरुन्तै मार्ग वा थप टोपोलॉजी योजनाहरु बनाउन, र तब स्वचालित मार्ग संग सबै टोपोलॉजी योजनाहरु पूरा गर्न चाहानुहुन्छ। १०० सेकेन्ड भन्दा कम योजना को समापन बाट स्वचालित तारि of्ग को परिणामहरु को लागी। गति साँच्चै फरक पर्दैन, र वास्तव मा यो समय को बर्बादी हो यदि डिजाइनर को इरादा बेवास्ता गरीन्छ र स्वचालित तारि quality गुण गरीब छ। निम्न चित्रहरु स्वचालित तारि of्ग को परिणाम देखाउँछन्।

टोपोलजी मार्ग

माथिल्लो बायाँ बाट शुरू, कम्पोनेन्ट पिनहरु बाट सबै तारहरु लेयर १ मा अवस्थित छन्, डिजाइनर द्वारा व्यक्त गरीएको छ, र एक तंग बस संरचना मा संकुचित गरीएको छ, जस्तै चित्र १ मा विवरण “१” र “२” मा देखाइएको छ। स्तर 1 र स्तर 3 को बीच संक्रमण विस्तार “3” मा ठाउँ लिन्छ र एक धेरै ठाउँ-उपभोग को माध्यम बाट छेद को रूप लिन्छ। फेरि, प्रतिबाधा कारक खाता मा लिईन्छ, त्यसैले लाइनहरु फराकिलो र अधिक दूरी, वास्तविक चौडाइ पथ द्वारा प्रतिनिधित्व गरीएको छ।

पीसीबी डिजाइनर कसरी छिटो पीसीबी डिजाइन पूरा गर्न टोपोलॉजी योजना र तारि tools उपकरण को उपयोग गर्न सक्नुहुन्छ

चित्रा 4: टोपोलॉजी 1 र 3 संग मार्ग को परिणाम।

चित्रा 4 मा विस्तार “5” मा देखाइएको छ, टोपोलॉजी पथ एकल-बिट टी-प्रकार जंक्शनहरु समायोजित गर्न प्वाल को उपयोग को आवश्यकता को कारण ठूलो हुन्छ। यहाँ योजना फेरि पनी यी एकल बिट टी प्रकार विनिमय बिन्दुहरु को लागी डिजाइनर को इरादा प्रतिबिम्बित गर्दछ, परत ३ देखि ३ तह सम्म तारि। यसको अतिरिक्त, तेस्रो तह मा ट्रेस धेरै तंग छ, यद्यपि यो सम्मिलन छेद मा एक सानो विस्तार, यो चाँडै छेद पार पछि फेरी टाईट्स।

पीसीबी डिजाइनर कसरी छिटो पीसीबी डिजाइन पूरा गर्न टोपोलॉजी योजना र तारि tools उपकरण को उपयोग गर्न सक्नुहुन्छ

चित्रा 5: विस्तार 4 टोपोलजी संग मार्ग को परिणाम।

चित्रा 6 विस्तार “5” मा स्वचालित तारि of को परिणाम देखाउँछ। लेयर ३ मा सक्रिय यन्त्र जडान लाई लेयर १ मा रूपान्तरण आवश्यक छ। को माध्यम बाट छेद घटक पिन माथि सफा संग व्यवस्थित गरीएको छ, र तह १ तार पहिले सक्रिय घटक संग जोडिएको छ र त्यसपछि तह १ पुल-डाउन प्रतिरोधी संग।

पीसीबी डिजाइनर कसरी छिटो पीसीबी डिजाइन पूरा गर्न टोपोलॉजी योजना र तारि tools उपकरण को उपयोग गर्न सक्नुहुन्छ

चित्र 6: विस्तार 5 टोपोलजी संग मार्ग को परिणाम।

माथिको उदाहरण को निष्कर्ष यो छ कि १ b बिट्स चार फरक उपकरण प्रकार मा विस्तृत गरीएको छ, परत र पथ दिशा को लागी डिजाइनर को इरादा को प्रतिनिधित्व, जो लगभग ३० सेकेन्ड मा कब्जा गर्न सकिन्छ। तब उच्च गुणस्तरीय स्वचालित तारहरु बाहिर गर्न सकिन्छ, आवश्यक समय को बारे मा १० सेकेन्ड छ।

तारिंग बाट टोपोलोजी योजना को अमूर्तताको स्तर बढाएर, कुल इन्टरकनेक्ट समय धेरै कम गरीएको छ, र डिजाइनरहरु को घनत्व को एक साँच्चै स्पष्ट समझ छ र इन्टरकनेक्ट सुरु हुनु भन्दा पहिले डिजाइन पूरा गर्ने क्षमता, जस्तै किन यस बिन्दु मा तारि keep राख्न। डिजाइन? किन योजना को साथ अगाडि जानुहोस् र पछाडि तारि add जोड्नुहोस्? कहिले पूरा टोपोलजी योजना बनाईनेछ? यदि माथिको उदाहरण मानिन्छ, एक योजना को अमूर्त अर्को योजना संग प्रयोग गर्न सकिन्छ बरु १ separate अलग लाइनहरु संग धेरै लाइन खण्डहरु र प्रत्येक नेटवर्क मा धेरै प्वालहरु संग, एक अवधारणा हो कि विशेष गरी महत्वपूर्ण छ जब एक ईन्जिनियरि Change् परिवर्तन आदेश (ECO) ।

ईन्जिनियरि Change् परिवर्तन आदेश (ECO)

निम्न उदाहरण मा, FPGA पिन आउटपुट अपूर्ण छ। डिजाइन ईन्जिनियरहरु पीसीबी डिजाइनरहरुलाई यस तथ्य को सूचित गरीएको छ, तर अनुसूची कारणहरु को लागी, उनीहरुलाई FPGA पिन आउटपुट पूरा हुनु भन्दा पहिले सकेसम्म डिजाइन अगाडी बढाउन आवश्यक छ।

ज्ञात पिन आउटपुट को मामला मा, पीसीबी डिजाइनर FPGA ठाउँ योजना गर्न थाल्छ, र एकै समयमा, डिजाइनर FPGA को लागी अन्य उपकरणहरु बाट लीड्स लाई विचार गर्नुपर्छ। IO FPGA को दाहिने तिर हुने योजना थियो, तर अब यो FPGA को बायाँ तिर छ, पिन उत्पादन मूल योजना बाट बिल्कुल फरक हुन को लागी। किनकि डिजाइनरहरु अमूर्त को एक उच्च स्तर मा काम गर्छन्, उनीहरु FPGA को वरिपरि सबै तारहरु सार्ने को ओभरहेड हटाएर र टोपोलजी पथ परिमार्जन संग यो प्रतिस्थापन गरेर यी परिवर्तनहरु लाई समायोजित गर्न सक्छन्।

जे होस्, यो मात्र FPGas प्रभावित छैन कि छैन; यी नयाँ पिन आउटपुट पनि सम्बन्धित उपकरणहरु बाट बाहिर आउने लीड्स लाई प्रभावित गर्दछ। पथ को अन्त्य पनि क्रम मा समतल समेटिएको नेतृत्व प्रविष्टि पथ समायोजित गर्न को लागी सार्दछ; अन्यथा, ट्विस्ट-जोडी केबलहरु घुमाईनेछ, उच्च घनत्व पीसीबी मा बहुमूल्य ठाउँ बर्बाद। यी बिट्स को लागी घुमाउने तार र छिद्र को लागी अतिरिक्त ठाउँ को आवश्यकता छ, जो डिजाइन चरण को अन्त्य मा पूरा हुन सक्दैन। यदि तालिका तंग थियो, यो यी मार्गहरु को सबै मा यस्तो समायोजन गर्न असम्भव हुनेछ। बिन्दु यो हो कि टोपोलजी योजना अमूर्त को एक उच्च स्तर प्रदान गर्दछ, त्यसैले यी ECOs को कार्यान्वयन धेरै सजिलो छ।

स्वचालित मार्ग एल्गोरिथ्म हो कि डिजाइनर को इरादा पछ्याउँछ एक मात्रा प्राथमिकता मा एक गुणवत्ता प्राथमिकता सेट गर्दछ। यदि एक गुणस्तर समस्या पहिचान गरीएको छ, यो बिल्कुल सही गर्न को लागी कनेक्शन असफल हुन को लागी एक गरीब-गुणस्तरीय तारि produce उत्पादन गर्न को लागी, दुई कारणहरु को लागी सही छ। पहिलो, यो एक असफल जडान जडान गर्न को लागी यो नतिजाहरु लाई नराम्रो परिणाम र अन्य तारि operations्ग अपरेसनहरु को साथ स्वचालित तारि clean संग सफा गर्न को लागी जडान गर्न को लागी सजिलो छ। दोस्रो, डिजाइनर को इरादा बाहिर गरिन्छ र डिजाइनर को कनेक्शन को गुणवत्ता निर्धारण गर्न छोडिएको छ। जे होस्, यी विचारहरु मात्र उपयोगी छन् यदि असफल तारहरु को कनेक्शन अपेक्षाकृत सरल र स्थानीयकृत छन्।

एक राम्रो उदाहरण १००% नियोजित जडानहरु प्राप्त गर्न एक केबलर को असमर्थता हो। यसको सट्टा गुणस्तरीय बलिदान को सट्टा, केहि योजना असफल गर्न को लागी अनुमति दिनुहोस्, केहि असंगत तारहरु पछाडि छोडेर। सबै तार टोपोलॉजी योजना द्वारा मार्गनिर्देशित छन्, तर सबै घटक पिन को लागी नेतृत्व गर्दैनन्। यो सुनिश्चित गर्दछ कि त्यहाँ असफल जडान को लागी कोठा छ र एक अपेक्षाकृत सजिलो जडान प्रदान गर्दछ।

यो लेख सारांश

टोपोलजी योजना एक उपकरण हो कि एक डिजिटल संकेत पीसीबी डिजाइन प्रक्रिया संग काम गर्दछ र सजीलै डिजाइन ईन्जिनियरहरु को लागी सुलभ छ, तर यो पनि जटिल स्थानिक योजनाहरु को लागी विशिष्ट स्थानिक, तह, र कनेक्शन प्रवाह क्षमताहरु छ। पीसीबी डिजाइनरहरु डिजाइन को शुरुवात मा टोपोलॉजी योजना उपकरण को उपयोग गर्न सक्छन् वा डिजाइन ईन्जिनियर पछि आफ्नो आईपी प्राप्त गर्दछ, जो यो लचीला उपकरण को उपयोग गर्न को लागी सबै भन्दा राम्रो आफ्नो डिजाइन वातावरण मा फिट गर्न को लागी।

टोपोलॉजी केबलहरु मात्र डिजाइनर को योजना वा उच्च गुणस्तरीय केबलिंग परिणाम प्रदान गर्ने इरादा पालन गर्नुहोस्। टोपोलॉजी योजना, जब ECO संग सामना, धेरै छिटो अलग जडानहरु भन्दा संचालित गर्न को लागी छ, यस प्रकार टोपोलॉजी केबलर लाई छिटो र सही परिणाम प्रदान गर्न को लागी ECO लाई अपनाउन को लागी सक्षम बनाउँछ।