site logo

How to design the vias in high-speed PCBs to be reasonable?

Through the analysis of the parasitic characteristics of vias, we can see that in high-speed PCB design, seemingly simple vias often bring great negative effects to circuit design. In order to reduce the adverse effects caused by the parasitic effects of the vias, the following can be done in the design:

ipcb

1. Considering the cost and signal quality, choose a reasonable size via size. For example, for the 6-10 layer memory module PCB design, it is better to use 10/20Mil (drilled/pad) vias. For some high-density small-size boards, you can also try to use 8/18Mil. hole. Under current technical conditions, it is difficult to use smaller vias. For power or ground vias, you can consider using a larger size to reduce impedance.

2. The two formulas discussed above can be concluded that using a thinner PCB is beneficial to reduce the two parasitic parameters of the via.

3. PCB బోర్డ్‌లోని సిగ్నల్ ట్రేస్‌ల లేయర్‌లను మార్చకుండా ప్రయత్నించండి, అంటే అనవసరమైన వయాలను ఉపయోగించకుండా ప్రయత్నించండి.

4. పవర్ మరియు గ్రౌండ్ పిన్స్ సమీపంలో డ్రిల్లింగ్ చేయబడాలి మరియు వయా మరియు పిన్ మధ్య సీసం వీలైనంత తక్కువగా ఉండాలి, ఎందుకంటే అవి ఇండక్టెన్స్ను పెంచుతాయి. అదే సమయంలో, ఇంపెడెన్స్ తగ్గించడానికి శక్తి మరియు గ్రౌండ్ లీడ్స్ వీలైనంత మందంగా ఉండాలి.

5. సిగ్నల్ కోసం సమీప లూప్‌ను అందించడానికి సిగ్నల్ లేయర్ యొక్క వయాస్ దగ్గర కొన్ని గ్రౌండెడ్ వయాస్‌లను ఉంచండి. PCB బోర్డ్‌లో పెద్ద సంఖ్యలో అనవసరమైన గ్రౌండ్ వయాస్‌లను ఉంచడం కూడా సాధ్యమే. వాస్తవానికి, డిజైన్ అనువైనదిగా ఉండాలి. ప్రతి లేయర్‌పై ప్యాడ్‌లు ఉన్న సందర్భంలో ముందుగా చర్చించబడిన వయా మోడల్. కొన్నిసార్లు, మనం కొన్ని లేయర్‌ల ప్యాడ్‌లను తగ్గించవచ్చు లేదా తీసివేయవచ్చు. ముఖ్యంగా వయాస్ యొక్క సాంద్రత చాలా ఎక్కువగా ఉన్నప్పుడు, ఇది రాగి పొరలో లూప్‌ను వేరుచేసే బ్రేక్ గ్రోవ్ ఏర్పడటానికి దారితీయవచ్చు. ఈ సమస్యను పరిష్కరించడానికి, వయా యొక్క స్థానాన్ని తరలించడంతో పాటు, మేము రాగి పొరపై వయాను ఉంచడాన్ని కూడా పరిగణించవచ్చు. ప్యాడ్ పరిమాణం తగ్గింది.