本文著重於 PCB 設計人員使用IP，進一步使用拓撲規劃和佈線工具支持IP，快速完成整個PCB設計。 從圖 1 中可以看出，設計工程師的職責是通過佈置少量必要組件並規劃它們之間的關鍵互連路徑來獲得 IP。 獲得 IP 後，即可將 IP 信息提供給進行其餘設計的 PCB 設計人員。

PCB設計人員如何利用拓撲規劃和佈線工具快速完成PCB設計

圖1：設計工程師拿到IP，PCB設計師進一步利用拓撲規劃和佈線工具來支持IP，快速完成整個PCB設計。

設計工程師不必經過設計工程師和PCB設計師之間的交互和迭代過程來獲得正確的設計意圖，而是已經獲得了這些信息並且結果相當準確，這對PCB設計師有很大幫助。 在很多設計中，設計工程師和PCB設計師進行交互式佈局和佈線，這會消耗雙方的寶貴時間。 從歷史上看，交互性是必要的，但既耗時又低效。 設計工程師提供的初始計劃可能只是一張手動繪圖，沒有適當的組件、總線寬度或引腳輸出提示。

當 PCB 設計人員參與設計時，使用拓撲規劃技術的工程師可以捕獲某些組件的佈局和互連，但設計可能需要其他組件的佈局、其他 IO 和總線結構以及所有互連。

PCB設計者需要採用拓撲規劃，與已佈局和未佈局的元器件進行交互，以實現最佳佈局和交互規劃，從而提高PCB設計效率。

在關鍵區域和高密度區域佈局並獲得拓撲規劃後，可以在最終拓撲規劃之前完成佈局。 因此，某些拓撲路徑可能必須與現有佈局一起使用。 儘管它們的優先級較低，但它們仍然需要連接。 因此，部分規劃是圍繞組件的佈局生成的。 此外，這種級別的規劃可能需要更多細節，以便為其他信號提供必要的優先級。

詳細的拓撲規劃

圖 2 顯示了佈局後組件的詳細佈局。 總線總共有 17 位，它們有一個組織相當好的信號流。

PCB設計人員如何利用拓撲規劃和佈線工具快速完成PCB設計

圖 2：這些總線的網絡線路是具有更高優先級的拓撲規劃和佈局的結果。

為了規劃這條總線，PCB 設計人員需要考慮現有的障礙、層設計規則和其他重要的約束。 考慮到這些條件，他們為總線繪製了一個拓撲路徑，如圖 3 所示。

PCB設計人員如何利用拓撲規劃和佈線工具快速完成PCB設計

圖 3：計劃中的巴士。

在圖 3 中，細節“1”將元件引腳佈置在“紅色”頂層，用於從元件引腳通向細節“2”的拓撲路徑。 用於該部分的未封裝區域，只有第一層被標識為佈線層。 從設計的角度來看，這似乎很明顯，路由算法將使用頂層連接到紅色的拓撲路徑。 但是，在自動路由此特定總線之前，某些障礙可能會為算法提供其他層路由選項。

由於總線在第一層被組織成緊密的走線，設計人員開始計劃在細節 3 處過渡到第三層，同時考慮到總線穿過整個 PCB 的距離。 請注意，第三層上的拓撲路徑比頂層寬，因為需要額外的空間來容納阻抗。 此外，該設計還指定了層轉換的確切位置（17 個孔）。

由於拓撲路徑遵循圖 3 的右中心部分以詳細說明“4”，因此需要從拓撲路徑連接和單個組件引腳繪製許多單比特 T 形結。 PCB 設計人員的選擇是將大部分連接流保留在第 3 層並通過其他層連接組件引腳。 因此，他們繪製了一個拓撲區域來指示從主束到第 4 層（粉紅色）的連接，並將這些單比特 T 形觸點連接到第 2 層，然後使用其他通孔連接到器件引腳。

拓撲路徑在第 3 層繼續詳細描述“5”以連接有源設備。 然後這些連接從有源引腳連接到有源器件下方的下拉電阻。 設計人員使用另一個拓撲區域來調節從第 3 層到第 1 層的連接，其中組件引腳分為有源器件和下拉電阻。

這個級別的詳細規劃需要大約 30 秒才能完成。 一旦獲得該計劃，PCB 設計人員可能希望立即佈線或創建進一步的拓撲計劃，然後通過自動佈線完成所有拓撲計劃。 從規劃完成到自動佈線結果不到10秒。 速度真的不重要，如果忽視設計者的意圖，自動佈線質量差，實際上是在浪費時間。 下圖顯示了自動接線的結果。

拓撲路由

從左上角開始，來自組件引腳的所有導線都位於第 1 層，如設計人員所述，並被壓縮成緊密的總線結構，如圖 1 中的“細節”“2”和“4”所示。 級別 1 和級別 3 之間的過渡在細節“3”中進行，並採用非常佔用空間的通孔形式。 同樣，阻抗因數也被考慮在內，因此線路更寬、間距更大，如實際寬度路徑所示。

PCB設計人員如何利用拓撲規劃和佈線工具快速完成PCB設計

圖 4：拓撲 1 和 3 的路由結果。

如圖 4 中的詳細“5”所示，由於需要使用孔洞來容納單比特 T 型結，拓撲路徑變得更大。 這裡的規劃再次體現了設計者對這些單比特 T 型交換點的意圖，佈線從第 3 層到第 4 層。 另外，第三層的走線很緊，雖然在插孔處稍微膨脹了一點，但過孔後很快又收緊了。

PCB設計人員如何利用拓撲規劃和佈線工具快速完成PCB設計

圖 5：詳細 4 拓撲的路由結果。

圖 6 顯示了細節“5”處的自動佈線結果。 第 3 層的活動設備連接需要轉換到第 1 層。 通孔整齊排列在元件引腳上方，1層線先連接有源元件，再連接1層下拉電阻。

PCB設計人員如何利用拓撲規劃和佈線工具快速完成PCB設計

圖 6：詳細 5 拓撲的路由結果。

上面例子的結論是，17位被細化為四種不同的設備類型，代表了設計者對層和路徑方向的意圖，可以在大約30秒內捕捉到。 即可進行高質量的自動佈線，所需時間約10秒。

通過提高從佈線到拓撲規劃的抽象級別，總互連時間大大減少，並且設計人員對密度和在互連開始之前完成設計的潛力有非常清晰的了解，例如為什麼在這一點上保持佈線該設計？ 為什麼不繼續規劃並在後面添加佈線？ 何時規劃完整拓撲？ 如果考慮上面的例子，一個計劃的抽象可以與另一個計劃一起使用，而不是與 17 個獨立的網絡一起使用，每個網絡中有許多線段和許多孔，這一概念在考慮工程變更單 (ECO) 時尤為重要.

工程變更單 (ECO)

在以下示例中，FPGA 引腳輸出不完整。 設計工程師已將這一事實告知 PCB 設計人員，但出於進度原因，他們需要在 FPGA 引腳輸出完成之前盡可能提前設計。

在已知引腳輸出的情況下，PCB設計人員開始規劃FPGA空間，同時設計人員還要考慮其他器件到FPGA的引線。 IO原本計劃在FPGA的右側，但現在在FPGA的左側，導致引腳輸出與原計劃完全不同。 因為設計人員在更高的抽象層次上工作，他們可以通過消除圍繞 FPGA 移動所有佈線的開銷並用拓撲路徑修改來代替它來適應這些變化。

然而，受到影響的不僅僅是 FPGA； 這些新的引腳輸出也會影響從相關設備出來的引線。 路徑的末端也會移動以適應扁平封裝的引線入口路徑； 否則，雙絞線將被扭曲，浪費高密度 PCB 上的寶貴空間。 扭轉這些鑽頭需要額外的佈線和穿孔空間，這在設計階段結束時可能無法滿足。 如果時間緊迫，就不可能對所有這些路線進行這樣的調整。 關鍵是拓撲規劃提供了更高級別的抽象，因此實施這些 ECO 容易得多。

遵循設計者意圖的自動佈線算法將質量優先級設置為數量優先級。 如果發現質量問題，讓連接失敗而不是產生劣質佈線是完全正確的，原因有兩個。 首先，連接失敗的連接比清理具有不良結果的佈線和其他自動化佈線的佈線操作更容易。 其次，設計師的意圖得到執行，由設計師決定連接的質量。 然而，這些想法只有在故障接線的連接相對簡單和局部化時才有用。

一個很好的例子是電纜公司無法實現 100% 的計劃連接。 與其犧牲質量，不如讓一些計劃失敗，留下一些未連接的線路。 所有電線都通過拓撲規劃佈線，但並非都通向組件引腳。 這確保為失敗的連接留出空間並提供相對容易的連接。

這篇文章總結

拓撲規劃是一種與數字信號化 PCB 設計過程配合使用的工具，設計工程師可以輕鬆訪問，但它也具有特定的空間、層和連接流功能，可用於復雜的規劃考慮。 PCB 設計人員可以在設計之初或設計工程師獲得其 IP 後使用拓撲規劃工具，這取決於誰使用這種靈活的工具來最適合他們的設計環境。

拓撲佈線器只需遵循設計人員的計劃或意圖即可提供高質量的佈線結果。 當遇到 ECO 時，拓撲規劃的運行速度比單獨的連接快得多，從而使拓撲佈線器能夠更快地採用 ECO，從而提供快速準確的結果。