Qua phân tích đặc điểm kí sinh của vias ta có thể thấy rằng ở tốc độ cao PCB thiết kế, vias tưởng chừng đơn giản thường mang lại hiệu ứng tiêu cực lớn cho thiết kế mạch. Để giảm tác dụng phụ do tác động ký sinh của vias gây ra, có thể thực hiện những điều sau đây trong thiết kế:

1. Cân nhắc giữa giá thành và chất lượng tín hiệu, chọn kích thước hợp lý qua kích thước. Ví dụ, đối với thiết kế PCB mô-đun bộ nhớ 6-10 lớp, tốt hơn nên sử dụng vias 10 / 20Mil (khoan / đệm). Đối với một số bảng kích thước nhỏ mật độ cao, bạn cũng có thể thử sử dụng 8 / 18Mil. hố. Trong điều kiện kỹ thuật hiện nay, rất khó để sử dụng các vias nhỏ hơn. Đối với vias nguồn hoặc mặt đất, bạn có thể cân nhắc sử dụng kích thước lớn hơn để giảm trở kháng.

2. Hai công thức thảo luận ở trên có thể kết luận rằng sử dụng PCB mỏng hơn có lợi để giảm hai thông số ký sinh của via.

3. Cố gắng không thay đổi các lớp của dấu vết tín hiệu trên bảng mạch PCB, nghĩa là cố gắng không sử dụng các vias không cần thiết.

4. Chân nguồn và chân nối đất nên được khoan gần đó, và dây dẫn giữa cổng và chân phải càng ngắn càng tốt, vì chúng sẽ làm tăng độ tự cảm. Đồng thời, dây nguồn và dây nối đất nên càng dày càng tốt để giảm trở kháng.

5. Đặt một số vias nối đất gần vias của lớp tín hiệu để cung cấp vòng lặp gần nhất cho tín hiệu. Thậm chí có thể đặt một số lượng lớn vias nối đất dự phòng trên bảng mạch PCB. Tất nhiên, thiết kế cần phải linh hoạt. Mô hình thông qua đã thảo luận trước đó là trường hợp có các miếng đệm trên mỗi lớp. Đôi khi, chúng tôi có thể giảm hoặc thậm chí loại bỏ các miếng đệm của một số lớp. Đặc biệt khi mật độ vias rất cao, có thể dẫn đến hình thành rãnh đứt gãy tách mạch vòng trong lớp đồng. Để giải quyết vấn đề này, ngoài việc di chuyển vị trí của qua, chúng ta cũng có thể xem xét đặt qua trên lớp đồng. Kích thước miếng đệm được giảm xuống.