本文着重于 PCB 设计人员使用IP，进一步使用拓扑规划和布线工具支持IP，快速完成整个PCB设计。 从图 1 中可以看出，设计工程师的职责是通过布置少量必要组件并规划它们之间的关键互连路径来获得 IP。 获得 IP 后，即可将 IP 信息提供给负责其余设计工作的 PCB 设计人员。

PCB设计人员如何利用拓扑规划和布线工具快速完成PCB设计

图1：设计工程师拿到IP，PCB设计师进一步利用拓扑规划和布线工具支持IP，快速完成整个PCB设计。

设计工程师不必经过设计工程师和PCB设计师之间的交互和迭代过程来获得正确的设计意图，而是已经获得了这些信息并且结果相当准确，这对PCB设计师有很大帮助。 在很多设计中，设计工程师和PCB设计师进行交互式布局和布线，这会消耗双方的宝贵时间。 从历史上看，交互性是必要的，但既耗时又低效。 设计工程师提供的初始计划可能只是手动绘图，没有适当的组件、总线宽度或引脚输出提示。

当 PCB 设计人员参与设计时，使用拓扑规划技术的工程师可以捕获某些组件的布局和互连，但设计可能需要其他组件的布局、其他 IO 和总线结构以及所有互连。

PCB设计者需要采用拓扑规划，与已布局和未布局的元器件进行交互，以实现最佳布局和交互规划，从而提高PCB设计效率。

在关键区域和高密度区域布局并获得拓扑规划后，可以在最终拓扑规划之前完成布局。 因此，某些拓扑路径可能必须与现有布局一起使用。 尽管它们的优先级较低，但它们仍然需要连接。 因此，部分规划是围绕组件的布局生成的。 此外，这种级别的规划可能需要更多细节，以便为其他信号提供必要的优先级。

详细的拓扑规划

图 2 显示了布局后组件的详细布局。 总线总共有 17 位，它们有一个组织相当好的信号流。

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图 2：这些总线的网络线路是具有更高优先级的拓扑规划和布局的结果。

为了规划这条总线，PCB 设计人员需要考虑现有的障碍、层设计规则和其他重要的约束。 考虑到这些条件，他们为总线绘制了一个拓扑路径，如图 3 所示。

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图 3：计划中的巴士。

在图 3 中，细节“1”将元件引脚布置在“红色”顶层，用于从元件引脚通向细节“2”的拓扑路径。 用于该部分的未封装区域，只有第一层被标识为布线层。 从设计的角度来看，这似乎很明显，路由算法将使用顶层连接到红色的拓扑路径。 然而，在自动路由这条特定总线之前，一些障碍可能会为算法提供其他层路由选项。

由于总线在第一层被组织成紧密的走线，设计人员开始计划在细节 3 处过渡到第三层，同时考虑到总线穿过整个 PCB 的距离。 请注意，第三层上的拓扑路径比顶层宽，因为需要额外的空间来容纳阻抗。 此外，该设计还指定了层转换的确切位置（17 个孔）。

由于拓扑路径遵循图 3 的右中心部分以详细说明“4”，因此需要从拓扑路径连接和单个组件引脚绘制许多单比特 T 形结。 PCB 设计人员的选择是将大部分连接流保留在第 3 层并通过其他层连接组件引脚。 因此，他们绘制了一个拓扑区域来指示从主束到第 4 层（粉红色）的连接，并将这些单比特 T 形触点连接到第 2 层，然后使用其他通孔连接到器件引脚。

拓扑路径在第 3 层继续详细描述“5”以连接有源设备。 然后这些连接从有源引脚连接到有源器件下方的下拉电阻。 设计人员使用另一个拓扑区域来调节从第 3 层到第 1 层的连接，其中组件引脚分为有源器件和下拉电阻。

这个级别的详细规划需要大约 30 秒才能完成。 一旦获得该计划，PCB 设计人员可能希望立即布线或创建进一步的拓扑计划，然后通过自动布线完成所有拓扑计划。 从规划完成到自动布线结果不到10秒。 速度真的不重要，如果忽视设计者的意图，自动布线质量差，实际上是在浪费时间。 下图显示了自动接线的结果。

拓扑路由

从左上角开始，来自组件引脚的所有导线都位于第 1 层，如设计人员所述，并被压缩成紧密的总线结构，如图 1 中的“细节”“2”和“4”所示。 级别 1 和级别 3 之间的过渡在细节“3”中进行，并采用非常占用空间的通孔形式。 同样，阻抗因数也被考虑在内，因此线路更宽、间距更大，如实际宽度路径所示。

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图 4：拓扑 1 和 3 的路由结果。

如图 4 中的详细“5”所示，由于需要使用孔洞来容纳单比特 T 型结，拓扑路径变得更大。 这里的规划再次体现了设计者对这些单比特 T 型交换点的意图，从第 3 层到第 4 层布线。 另外，第三层的走线很紧，虽然在插孔处稍微膨胀了一点，但过孔后很快又收紧了。

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图 5：详细 4 拓扑的路由结果。

图 6 显示了细节“5”处的自动布线结果。 第 3 层的活动设备连接需要转换到第 1 层。 通孔整齐排列在元件引脚上方，1层线先连接有源元件，再连接1层下拉电阻。

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图 6：详细 5 拓扑的路由结果。

上面例子的结论是，17位被细化为四种不同的设备类型，代表了设计者对层和路径方向的意图，可以在大约30秒内捕捉到。 即可进行高质量的自动布线，所需时间约10秒。

通过提高从布线到拓扑规划的抽象级别，总互连时间大大减少，并且设计人员对密度和在互连开始之前完成设计的潜力有非常清楚的了解，例如为什么在这一点上保持布线该设计？ 为什么不继续规划并在后面添加布线？ 何时规划完整拓扑？ 如果考虑上面的例子，一个计划的抽象可以与另一个计划一起使用，而不是与 17 个独立的网络一起使用，每个网络中有许多线段和许多孔，这一概念在考虑工程变更单 (ECO) 时尤为重要.

工程变更单 (ECO)

在以下示例中，FPGA 引脚输出不完整。 设计工程师已将这一事实告知 PCB 设计人员，但出于进度原因，他们需要在 FPGA 引脚输出完成之前尽可能提前设计。

在已知引脚输出的情况下，PCB设计人员开始规划FPGA空间，同时设计人员还要考虑其他器件到FPGA的引线。 IO原本计划在FPGA的右侧，但现在在FPGA的左侧，导致引脚输出与原计划完全不同。 由于设计人员在更高的抽象层次上工作，他们可以通过消除在 FPGA 周围移动所有布线的开销并用拓扑路径修改替换它来适应这些变化。

然而，受到影响的不仅仅是 FPGA； 这些新的引脚输出也会影响从相关设备出来的引线。 路径的末端也会移动以适应扁平封装的引线入口路径； 否则，双绞线将被扭曲，浪费高密度 PCB 上的宝贵空间。 这些钻头的扭曲需要额外的布线和穿孔空间，这在设计阶段结束时可能无法满足。 如果时间紧迫，就不可能对所有这些路线进行这样的调整。 关键是拓扑规划提供了更高级别的抽象，因此实现这些 ECO 容易得多。

遵循设计者意图的自动布线算法将质量优先级置于数量优先级之上。 如果发现质量问题，让连接失败而不是产生质量差的布线是完全正确的，原因有两个。 首先，连接失败的连接比清理具有不良结果的布线和其他自动化布线的布线操作更容易。 其次，设计师的意图得到执行，由设计师决定连接的质量。 但是，这些想法只有在故障接线的连接相对简单和局部化时才有用。

一个很好的例子是电缆公司无法实现 100% 的计划连接。 与其牺牲质量，不如让一些计划失败，留下一些未连接的线路。 所有电线都通过拓扑规划布线，但并非都通向组件引脚。 这确保为失败的连接留出空间并提供相对容易的连接。

这篇文章总结

拓扑规划是一种与数字信号化 PCB 设计过程配合使用的工具，设计工程师可以轻松访问，但它也具有特定的空间、层和连接流功能，可用于复杂的规划考虑。 PCB 设计人员可以在设计之初或设计工程师获得他们的 IP 之后使用拓扑规划工具，这取决于谁使用这种灵活的工具来最适合他们的设计环境。

拓扑布线器只需遵循设计人员的计划或意图即可提供高质量的布线结果。 当遇到 ECO 时，拓扑规划的运行速度比单独的连接快得多，从而使拓扑布线器能够更快地采用 ECO，从而提供快速准确的结果。