電子機器の感度はますます高くなっているため、より強力な干渉防止能力が求められています。 したがって、 PCB 設計はより困難になっています。 PCBの干渉防止能力をどのように改善するかは、多くのエンジニアが注目する重要な問題のXNUMXつになっています。 この記事では、PCB設計におけるノイズと電磁干渉を低減するためのヒントをいくつか紹介します。

以下は、PCB設計におけるノイズと電磁干渉を低減するための24のヒントであり、長年の設計の後に要約されています。

（1）高速チップの代わりに低速チップを使用できます。 重要な場所では高速チップが使用されています。

（2）抵抗を直列に接続して、制御回路の上端と下端のジャンプ率を下げることができます。

（3）リレーなどに何らかのダンピングを提供するようにしてください。

（4）システム要件を満たす最低周波数のクロックを使用します。

（5）クロックジェネレータは、クロックを使用するデバイスのできるだけ近くにあります。 水晶発振器のシェルは接地する必要があります。

（6）クロックエリアをアース線で囲み、クロック線をできるだけ短くします。

（8）MCDの不要な端をハイに接続するか、接地するか、出力端として定義し、電源のグランドに接続する必要のある集積回路の端を接続し、フローティングのままにしないでください。 。

（9）ゲート回路の入力端子を使用しないままにしないでください。 未使用のオペアンプの正の入力端子は接地され、負の入力端子は出力端子に接続されます。

（10）プリント基板の場合、高周波信号の外部放射と結合を減らすために、45倍の線ではなく90倍の線を使用するようにしてください。

（11）プリント基板は、周波数と電流のスイッチング特性に応じて分割されており、ノイズ成分と非ノイズ成分はさらに離しておく必要があります。

（12）シングルパネルとダブルパネルには、シングルポイント電源とシングルポイント接地を使用します。 電力線と接地線はできるだけ太くする必要があります。 経済性が手頃な場合は、多層基板を使用して、電源とグランドの容量性インダクタンスを減らします。

（13）クロック、バス、およびチップセレクト信号は、I / Oラインおよびコネクタから遠く離れている必要があります。

（14）アナログ電圧入力ラインと基準電圧端子は、デジタル回路の信号ライン、特にクロックからできるだけ離してください。

（15）A / Dデバイスの場合、デジタル部分とアナログ部分は交差するのではなく統合されます。

（16）I / Oラインに垂直なクロックラインは、パラレルI / Oラインよりも干渉が少なく、クロックコンポーネントピンはI / Oケーブルから遠く離れています。

（17）コンポーネントピンはできるだけ短くし、デカップリングコンデンサピンはできるだけ短くする必要があります。

（18）キーラインはできるだけ太くし、両側に保護接地を追加する必要があります。 高速ラインは短くまっすぐでなければなりません。

（19）ノイズに敏感なラインは、大電流、高速スイッチングラインと平行であってはなりません。

（20）水晶振動子の下やノイズに敏感な装置の下にワイヤーを配線しないでください。

（21）弱い信号回路の場合、低周波回路の周りに電流ループを形成しないでください。

（22）信号にループを形成しないでください。 やむを得ない場合は、ループ面積をできるだけ小さくしてください。

（23）各集積回路にXNUMXつのデカップリングコンデンサ。 小さな高周波バイパスコンデンサを各電解コンデンサに追加する必要があります。

（24）エネルギー貯蔵コンデンサの充放電には、電解コンデンサの代わりに大容量のタンタルコンデンサまたはジュクコンデンサを使用してください。 管状コンデンサを使用する場合は、ケースを接地する必要があります。