目前，高頻和 高速印刷電路板 設計已經成為主流，每個PCB Layout工程師都應該精通。 接下來，班爾美給大家分享一些硬件專家在高頻高速PCB電路方面的設計經驗，希望對大家有所幫助。

1、如何避免高頻干擾？

避免高頻干擾的基本思想是盡量減少高頻信號的電磁場干擾，也就是所謂的串擾（Crosstalk）。 您可以增加高速信號和模擬信號之間的距離，或在模擬信號旁邊添加接地保護/分流走線。 還要注意從數字地到模擬地的噪聲干擾。

2、設計高速PCB設計原理圖時如何考慮阻抗匹配？

在設計高速PCB電路時，阻抗匹配是設計要素之一。 阻抗值與走線方式有絕對關係，如走在表層（微帶線）或內層（帶狀線/雙帶狀線）、與參考層（電源層或地層）的距離、走線寬度、PCB材料等。兩者都會影響走線的特性阻抗值。 也就是說，阻抗值只有在佈線後才能確定。 由於電路模型或所使用的數學算法的限制，仿真軟件通常無法考慮一些阻抗不連續的佈線情況。 這時，原理圖上只能保留一些終端器（termination），比如串聯電阻。 減輕走線阻抗不連續性的影響。 該問題的真正解決方案是在佈線時盡量避免阻抗不連續。

3、在高速PCB設計中，設計者應該從哪些方面考慮EMC和EMI規則？

通常，EMI/EMC 設計需要同時考慮輻射和傳導方面。 前者屬於高頻部分（<30MHz），後者屬於低頻部分（<30MHz）。 所以不能只關注高頻而忽略低頻部分。 一個好的 EMI/EMC 設計必須在佈局開始時就考慮到器件的位置、PCB 堆疊排列、重要的連接方法、器件選擇等。 如果事前沒有更好的安排，事後都會解決。 事半功倍，增加成本。 例如，時鐘發生器的位置不應靠近外部連接器。 高速信號應盡量走內層。 注意特性阻抗匹配和參考層的連續性以減少反射。 設備推送的信號的壓擺率應盡可能小以降低高度。 頻率成分，在選擇去耦/旁路電容時，要注意其頻率響應是否滿足降低電源平面噪聲的要求。 另外，要注意高頻信號電流的返迴路徑，使環路面積盡可能小（即環路阻抗盡可能小），以減少輻射。 也可以劃分地線來控制高頻噪聲的範圍。 最後，正確選擇PCB和外殼之間的機箱地。

4.如何選擇PCB板？

PCB板的選擇必須在滿足設計要求和量產成本之間取得平衡。 設計要求包括電氣和機械部分。 通常在設計非常高速的 PCB 板（頻率大於 GHz）時，這個材料問題更為重要。 比如常用的FR-4材料，在幾GHz頻率下的介電損耗對信號衰減影響很大，可能不適合。 就電而言，要注意介電常數和介電損耗是否適合設計的頻率。

5、如何在不造成太大成本壓力的情況下，盡可能滿足EMC要求？

由於EMC導致PCB板成本增加，通常是由於增加接地層數以增強屏蔽效果以及增加鐵氧體磁珠、扼流圈等高頻諧波抑制器件所致。 另外，通常需要在其他機構上匹配屏蔽結構，使整個系統通過EMC要求。 下面僅提供一些PCB板設計技巧，以減少電路產生的電磁輻射效應。

盡量選擇信號壓擺率較慢的設備，以減少信號產生的高頻分量。

注意高頻元件的放置，不要太靠近外部連接器。

注意高速信號、佈線層及其回流路徑的阻抗匹配，以減少高頻反射和輻射。

在每個器件的電源引腳上放置足夠且合適的去耦電容，以減輕電源平面和接地平面上的噪聲。 特別注意電容器的頻率響應和溫度特性是否滿足設計要求。

外部連接器附近的地可以適當地與地分開，連接器的地可以連接到附近的機箱地。

除了一些特殊的高速信號外，還可以適當地使用接地保護/分流線。 但要注意保護/分流走線對走線特性阻抗的影響。

電源層離地層收縮20H，H為電源層到地層的距離。

6、2G以上高頻PCB在設計、佈線、佈局時應注意哪些方面？

2G以上的高頻PCB屬於射頻電路設計，不屬於高速數字電路設計的討論範圍。 射頻電路的佈局和走線要和原理圖一起考慮，因為佈局和走線會造成分佈效應。 此外，射頻電路設計中的一些無源器件是通過參數化定義和異形銅箔來實現的。 因此，需要EDA工具提供參數化設備和編輯異形銅箔。 Mentor 的 Boardstation 有一個特殊的 RF 設計模塊，可以滿足這些要求。 此外，通用射頻設計需要專門的射頻電路分析工具。 業界最著名的就是安捷倫的eesoft，它和Mentor的工具有很好的接口。

7、增加測試點會影響高速信號的質量嗎？

是否會影響信號質量取決於添加測試點的方法和信號的速度。 基本上，額外的測試點（不要使用現有的過孔或 DIP 引腳作為測試點）可以添加到線上或從線上拉出一條短線。 前者相當於在線路上加了一個小電容，後者是一個額外的支路。 這兩種情況都會或多或少地影響高速信號，影響的程度與信號的頻率速度和信號的邊沿率有關。 通過模擬可以知道影響的大小。 原則上測試點越小越好（當然要滿足測試工具的要求）分支越短越好。