In héich-Vitesse HDI PCB Design, iwwer Design ass e wichtege Faktor. Et besteet aus engem Lach, engem Pad Beräich ronderëm d’Lach, an engem Isolatioun Beräich vun der POWER Layer, déi normalerweis an dräi Zorte ënnerdeelt sinn: blann Lächer, begruewe Lächer an duerch Lächer. Am PCB-Designprozess, duerch d’Analyse vun der parasitärer Kapazitéit an der parasitärer Induktioun vun de Vias, sinn e puer Virsiichtsmoossnamen am Design vun High-Speed-PCB-Vias zesummegefaasst.

Am Moment ass High-Speed-PCB-Design vill an der Kommunikatioun, Computeren, Grafiken a Bildveraarbechtung an aner Felder benotzt. All High-Tech Wäert-dobäi elektronesch Produktdesign verfollegen Features wéi nidderegen Energieverbrauch, niddereg elektromagnetesch Stralung, héich Zouverlässegkeet, Miniaturiséierung a Liichtgewiicht. Fir déi uewe genannten Ziler z’erreechen, ass iwwer Design e wichtege Faktor am High-Speed-PCB-Design.

1. Via
Via ass e wichtege Faktor am Multi-Layer PCB Design. Eng Via besteet haaptsächlech aus dräi Deeler, eent ass d’Lach; déi aner ass de Pad Beräich ronderëm d’Lach; an déi drëtt ass d’Isolatiounsberäich vun der POWER Schicht. De Prozess vum Via Lach ass eng Schicht Metall op der zylindrescher Uewerfläch vun der Lachmauer vum Via Lach duerch chemesch Oflagerung ze plackéieren fir d’Kupferfolie ze verbannen, déi mat de Mëttelschichten verbonne muss ginn, an déi iewescht an déi ënnescht Säiten vun d’via Lach ginn an gewéinlech Pads gemaach D’Form kann direkt mat de Linnen op der ieweschter an ënneschter Säit verbonne sinn oder net verbonne sinn. Vias kënnen d’Roll vun elektresche Verbindung, Befestigungs- oder Positionéierungsgeräter spillen.

Vias sinn allgemeng an dräi Kategorien ënnerdeelt: blann Lächer, begruewe Lächer an duerch Lächer.

Blann Lächer sinn op der ieweschter an ënnen Fläch vum gedréckte Circuit Board an hunn eng gewëssen Déift. Si gi benotzt fir d’Uewerflächlinn an déi ënnerierdesch bannescht Linn ze verbannen. D’Tiefe vum Lach an den Duerchmiesser vum Lach iwwerschreiden normalerweis net e gewësse Verhältnis.

Begruewe Lach bezitt sech op d’Verbindungsloch, déi an der banneschter Schicht vum gedréckte Circuit Board läit, deen net op d’Uewerfläch vum Circuit Verwaltungsrot geet.

Blann vias a begruewe vias sinn souwuel am banneschten Layer vun Circuit Verwaltungsrot etabléiert, déi duerch eng duerch-Lach Form Prozess virun lamination fäerdeg ass, a verschidde bannen Schichten kann während der Formatioun vun vias iwwerlappt ginn.

Duerch Lächer, déi duerch de ganze Circuit Verwaltungsrot Passë, kann fir intern interconnection oder als Komponent d’Installatioun Positionéierung Lach benotzt ginn. Zënter duerch Lächer si méi einfach am Prozess ëmzesetzen a manner Käschten, allgemeng gedréckte Circuitboards benotzen duerch Lächer.

2. Parasitic capacitance vun vias
D’Via selwer huet parasitesch Kapazitéit zum Buedem. Wann den Duerchmiesser vum Isolatiounsloch op der Buedemschicht vun der Via D2 ass, den Duerchmiesser vum Viapad ass D1, d’Dicke vum PCB ass T, an d’Dielektresch Konstant vum Boardsubstrat ε ass, dann ass d’parasitär Kapazitéit vun de Via ass ähnlech wéi:

C = 1.41εTD1/(D2-D1)

Den Haapteffekt vun der parasitärer Kapazitéit vum Via Lach um Circuit ass d’Erhéijungszäit vum Signal ze verlängeren an d’Geschwindegkeet vum Circuit ze reduzéieren. Wat de Kapazitéitwäert méi kleng ass, dest méi kleng ass den Effekt.

3. Parasitic inductance vun vias
D’Via selwer huet parasitesch Induktioun. Am Design vun High-Speed-Digitalkreesser ass de Schued, deen duerch d’parasitär Induktioun vun der Via verursaacht gëtt, dacks méi grouss wéi den Afloss vun der parasitärer Kapazitéit. D’parasitesch Serie Induktioun vun der Via wäert d’Funktioun vum Bypass-Kondensator schwächen an de Filtereffekt vum ganze Stroumsystem schwächen. Wann L op d’Induktioun vun der Via bezitt, h ass d’Längt vun der Via, an d ass den Duerchmiesser vum zentrale Lach, ass d’parasitär Induktioun vun der Via ähnlech wéi:

L=5.08h［ln(4h/d) 1］

Et kann aus der Formel gesi ginn datt den Duerchmiesser vun der Via e klengen Afloss op d’Induktioun huet, an d’Längt vun der Via huet de gréissten Afloss op d’Induktioun.

4. Net-duerch via Technologie
Net-duerch Vias och blann Vias a begruewe Vias.

An der Net-duerch via Technologie kann d’Applikatioun vu blann Vias a begruewe Vias d’Gréisst an d’Qualitéit vum PCB staark reduzéieren, d’Zuel vun de Schichten reduzéieren, d’elektromagnetesch Kompatibilitéit verbesseren, d’Charakteristike vun elektronesche Produkter erhéijen, d’Käschte reduzéieren an och maachen den Design funktionnéiert méi Einfach a séier. Am traditionelle PCB Design a Veraarbechtung kënnen duerch Lächer vill Probleemer bréngen. Als éischt besetzen se eng grouss Quantitéit vum effektive Raum, an zweetens sinn eng grouss Unzuel vun duerch Lächer dicht op enger Plaz verpackt, wat och e grousst Hindernis fir déi bannescht Schichtverdrahtung vum Multilayer PCB erstellt. Dës duerch Lächer besetzen de Raum fir d’Verdrahtung erfuerderlech, a si passéieren intensiv duerch d’Energieversuergung an de Buedem. D’Uewerfläch vun der Drot Layer wäert och d’impedance Charakteristiken vun der Muecht Buedem Drot Layer zerstéieren an der Muecht Buedem Drot Layer ineffektiv maachen. An déi konventionell mechanesch Method vun Bueraarbechten wäert 20 Mol d’Aarbechtslaascht vun Net-duerch Lach Technologie ginn.

Am PCB Design, obwuel d’Gréisst vun de Pads a Vias graduell erofgaang ass, wann d’Dicke vun der Boardschicht net proportional reduzéiert gëtt, wäert d’Aspektverhältnis vum duerchschnëttleche Lach eropgoen, an d’Erhéijung vum Aspektverhältnis vum duerchschnëttleche Lach reduzéiert. d’Zouverlässegkeet. Mat der Reife vu fortgeschrattem Laserbuertechnologie a Plasma dréchen Ätztechnologie ass et méiglech net penetréierend kleng blann Lächer a kleng begruewe Lächer anzesetzen. Wann den Duerchmiesser vun dësen net-penetréierende Vias 0.3 mm ass, sinn d’parasitesch Parameteren ongeféier 1/10 vum urspréngleche konventionelle Lach, wat d’Zouverlässegkeet vum PCB verbessert.

Wéinst der Net-duerch via Technologie, ginn et puer grouss vias op der PCB, déi méi Plaz fir Spure bidden kann. De reschtleche Raum kann fir Schëldzwecker fir grouss Flächen benotzt ginn fir d’EMI / RFI Leeschtung ze verbesseren. Zur selwechter Zäit kann méi verbleiwen Plaz och fir déi bannescht Schicht benotzt ginn fir den Apparat a Schlësselnetzkabel deelweis ze schützen, sou datt et déi bescht elektresch Leeschtung huet. D’Benotzung vun net-duerch Vias mécht et méi einfach d’Apparat Pins ze fanne, wat et einfach mécht High-Density Pin-Geräter ze routen (wéi BGA-verpackte Geräter), d’Verdrahtungslängt verkierzen an den Timing Ufuerderunge vun High-Speed-Circuit ze treffen. .

5. Via Auswiel am gewéinlech PCB
Am gewéinleche PCB Design hunn d’parasitär Kapazitéit an d’parasitär Induktioun vun der Via wéineg Effekt op de PCB Design. Fir den 1-4 Layer PCB Design, 0.36 mm / 0.61 mm / 1.02 mm (gebuer Lach / Pad / POWER Isolatioun Beräich ass allgemeng ausgewielt) ) Vias si besser. Fir Signal Linnen mat speziellen Ufuerderunge (wéi Muecht Linnen, Buedem Linnen, Auer Linnen, etc.), 0.41mm / 0.81mm / 1.32mm vias benotzt ginn, oder vias vun anere Gréisste kann no der aktueller Situatioun ausgewielt ginn.

6. Via Design an héich-Vitesse PCB
Duerch d’uewen Analyse vun der parasitic Charakteristiken vun vias, kënne mir gesinn, datt am héich-Vitesse PCB Design, scheinbar einfach vias bréngen oft grouss negativ Auswierkungen op de Circuit Design. Fir déi negativ Auswierkunge vun de parasitären Effekter vun de Vias ze reduzéieren, kënnen déi folgend am Design gemaach ginn:

(1) Wielt eng raisonnabel via Gréisst. Fir Multi-Layer allgemeng Dicht PCB Design, ass et besser 0.25 mm / 0.51 mm / 0.91 mm (gebuer Lächer / Pads / POWER Isolatioun Beräich) vias ze benotzen; fir e puer héich-Dicht PCB, 0.20 mm / 0.46 kann och mm benotzt ginn / 0.86 mm vias, Dir kënnt och probéieren Net-duerch vias; fir Muecht oder Buedem vias, Dir kënnt e benotzen eng grouss Gréisst betruecht impedance ze reduzéieren;

(2) Wat méi grouss d’POWER Isolatiounsberäich ass, wat besser, wann Dir d’Via Dicht op der PCB berécksiichtegt, allgemeng D1 = D2 0.41;

(3) Probéieren net d’Schichten vun der Signal Spure op der PCB ze änneren, dat heescht vias ze minimiséieren;

(4) D’Benotzung vun engem méi dënnen PCB ass förderlech fir déi zwee parasitär Parameter vun der Via ze reduzéieren;

(5) D’Kraaft an d’Buedem Pins sollen iwwer Lächer an der Géigend gemaach ginn. Wat méi kuerz d’Leedung tëscht dem Via-Lach an dem Pin ass, wat besser ass, well se d’Induktioun erhéijen. Zur selwechter Zäit sollten d’Kraaft- a Buedemleitungen esou déck wéi méiglech sinn fir d’Impedanz ze reduzéieren;

(6) Plaz e puer Buedem Vias bei de Vias vun der Signalschicht fir eng kuerz Distanzschleife fir d’Signal ze bidden.

Natierlech musse spezifesch Themen am Detail analyséiert ginn beim Design. Bedenkt souwuel Käschten an Signal Qualitéit iwwergräifend, an héich-Vitesse PCB Design, Designer hoffen ëmmer, datt déi méi kleng d’via Lach ass, der besser, sou datt méi wiring Plaz kann op de Verwaltungsrot lénks ginn. Zousätzlech, wat méi kleng ass d’via Lach, seng eege Wat méi kleng ass d’parasitär Kapazitéit, wat méi gëeegent ass fir Héichgeschwindegkeetskreesser. An héich-Dicht PCB Design huet d’Benotzung vun Net-duerch vias an der Reduktioun vun der Gréisst vun vias och eng Erhéijung vun Käschten bruecht, an der Gréisst vun vias kann net onbestëmmt reduzéiert ginn. Et ass beaflosst vun de PCB Hiersteller Buer- an Elektroplatéierungsprozesser. Technesch Aschränkungen solle equilibréiert berücksichtegt ginn am Via-Design vu High-Speed-PCBs.