在许多情况下， PCB 走线会穿过孔、测试点焊盘、短截线等，这些都有寄生电容，不可避免地会影响信号。 电容对信号的影响要从发射端和接收端来分析，它对起点和终点都有影响。

首先点击查看对信号发射器的影响。 当快速上升的阶跃信号到达电容器时，电容器会快速充电。 充电电流与信号电压上升的快慢有关。 充电电流公式为：I=C*dV/dt。 电容越高，充电电流越大，信号上升时间越快，dt越小，也使充电电流越大。

我们知道信号的反射与信号感应到的阻抗变化有关，所以为了分析，我们先来看电容引起的阻抗变化。 在电容器充电的初始阶段，阻抗表示为：

这里dV实际上是阶跃信号的电压变化，dt是信号上升时间，电容阻抗公式变为：

从这个公式中，我们可以得到一个很重要的信息，当阶跃信号施加到电容器两端的初始阶段时，电容器的阻抗与信号上升时间及其电容有关。

通常在电容器充电的初始阶段，阻抗很小，小于布线的特征阻抗。 信号的负反射发生在电容器处，负电压信号与原始信号叠加，造成发射端信号下推，发射端信号非单调。

对于接收端来说，信号到达接收端后，发生正反射，反射信号到达电容位置，发生那种负反射，反射回接收端的负反射电压也引起接收端的信号结束以产生下冲。

为了使反射噪声小于信号可容忍的电压摆幅的 5%，阻抗变化必须小于 10%。 那么电容阻抗应该是多少呢？ 电容阻抗是并联阻抗，我们可以用并联阻抗公式和反射系数公式来确定其范围。 对于这个并联阻抗，我们希望电容阻抗尽可能大。 假设电容阻抗是PCB走线特性阻抗的K倍，根据并联阻抗公式可以得到信号在电容处感受到的阻抗：

也就是说，按照这个理想计算，电容的阻抗必须至少是PCB特性阻抗的9倍。 事实上，随着电容器被充电，电容器的阻抗增加并且并不总是保持最低阻抗。 此外，每个器件都有寄生电感，这会增加阻抗。 所以这个九重限制可以放宽。 在下面的讨论中，假设限制为 5 次。

通过阻抗指标，我们可以确定可以容忍多少电容。 电路板上的50欧姆特性阻抗很常见，所以我用50欧姆来计算。

得出的结论是：

在这种情况下，如果信号上升时间为 1ns，则电容小于 4 皮克。 相反，如果电容为 4 皮克，则信号上升时间最多为 1ns。 如果信号上升时间为 0.5ns，这 4 皮克的电容就会引起问题。

这里的计算只是说明电容的影响，实际电路非常复杂，需要考虑的因素比较多，所以这里的计算是否准确没有实际意义。 关键是要通过这个计算了解电容如何影响信号。 一旦我们对电路板的各个因素的影响有了感性的认识，就可以为设计提供必要的指导，并知道如何在问题发生时进行分析。 准确的估计需要软件模拟。

PaaS

1、PCB走线时容性负载导致发射端信号产生downrush，接收端信号也会产生downrush。

2、电容容差与信号上升时间有关，信号上升时间越快，电容容差越小。