EMIの問題を解決する方法はたくさんあります。 最新のEMI抑制方法には、EMI抑制コーティングの使用、適切なEMI抑制部品の選択、およびEMIシミュレーション設計が含まれます。 最も基本的なものから始めます PCB レイアウトについては、この記事では、EMI放射の制御におけるPCB層状スタッキングの役割と設計手法について説明します。

ICの電源ピンの近くに適切な容量のコンデンサを適切に配置すると、ICの出力電圧のジャンプが速くなります。 ただし、問題はここで終わりではありません。 コンデンサの周波数応答が制限されているため、コンデンサは、IC出力を全周波数帯域でクリーンに駆動するために必要な高調波電力を生成できなくなります。 さらに、パワーバスバーに形成される過渡電圧は、デカップリングパスのインダクタの両端に電圧降下を形成します。 これらの過渡電圧は、主なコモンモードEMI干渉源です。 これらの問題をどのように解決する必要がありますか？

回路基板上のICに関しては、IC周辺の電力層は優れた高周波コンデンサと見なすことができ、ディスクリートコンデンサから漏れたエネルギーの一部を収集して、クリーンな高周波エネルギーを提供します。出力。 さらに、良好な電力層のインダクタンスは小さくなければならないので、インダクタンスによって合成される過渡信号も小さくなり、それによってコモンモードEMIが減少します。

もちろん、デジタル信号の立ち上がりエッジがどんどん速くなっているので、電源層とIC電源ピンの間の接続はできるだけ短くする必要があります。IC電源が供給されるパッドに直接接続するのが最善です。ピンがあります。 これについては別途説明する必要があります。

コモンモードEMIを制御するために、電源プレーンはデカップリングを支援し、インダクタンスを十分に低くする必要があります。 このパワープレーンは、適切に設計されたパワープレーンのペアである必要があります。 誰かが尋ねるかもしれません、どれくらい良いですか？ この質問に対する答えは、電源の層、層間の材料、および動作周波数（つまり、ICの立ち上がり時間の関数）によって異なります。 一般に、パワー層の間隔は6milで、中間層はFR4材料であり、75平方インチあたりのパワー層の等価静電容量は約XNUMXpFです。 明らかに、層の間隔が小さいほど、静電容量は大きくなります。

立ち上がり時間が100〜300 psのデバイスは多くありませんが、現在のICの開発速度によれば、立ち上がり時間が100〜300psの範囲のデバイスが高い割合を占めます。 立ち上がり時間が100〜300psの回路の場合、3milの層間隔はほとんどのアプリケーションに適していません。 当時は、1ミル未満の層間隔の積層技術を使用し、FR4誘電体材料を高誘電率の材料に置き換える必要がありました。 現在、セラミックとセラミックプラスチックは、100〜300psの立ち上がり時間回路の設計要件を満たすことができます。

将来的には新しい材料と新しい方法が使用される可能性がありますが、今日の一般的な1〜3nsの立ち上がり時間回路、3〜6milの層間隔、FR4誘電体材料では、通常、ハイエンドの高調波を処理し、過渡信号を十分に低くするだけで十分です。つまり、コモンモードEMIを非常に低く抑えることができます。 この記事に記載されているPCBレイヤードスタッキングの設計例では、3〜6ミルのレイヤー間隔を想定しています。

電磁シールド

信号トレースの観点から、適切なレイヤリング戦略は、すべての信号トレースをXNUMXつ以上のレイヤに配置することです。これらのレイヤは、電源レイヤまたはグランドレイヤの隣にあります。 電源の場合、適切なレイヤリング戦略は、電源層がグランド層に隣接し、電源層とグランド層の間の距離が可能な限り小さいことです。 これが「階層化」戦略と呼ばれるものです。

PCBスタッキング

どのようなスタッキング戦略がEMIのシールドと抑制に役立ちますか？ 次のレイヤードスタッキングスキームは、電源電流が単一のレイヤーに流れ、単一の電圧または複数の電圧が同じレイヤーの異なる部分に分散されていることを前提としています。 複数の電力層の場合については、後で説明します。

4層基板

4層ボードの設計にはいくつかの潜在的な問題があります。 まず、信号層が外層にあり、電源層と接地層が内層にある場合でも、厚さが62ミルの従来のXNUMX層ボードは、電源層と接地層の間の距離です。まだ大きすぎます。

コスト要件が最初の場合は、従来の4層ボードの次のXNUMXつの代替案を検討できます。 これらのXNUMXつのソリューションは、EMI抑制のパフォーマンスを向上させることができますが、ボード上のコンポーネント密度が十分に低く、コンポーネントの周囲に十分な領域がある（必要な電力銅層を配置する）アプリケーションにのみ適しています。

最初のオプションが最初の選択肢です。 PCBの外層はすべて接地層であり、中央の4つの層は信号/電力層です。 信号層の電源は幅の広いラインで配線されているため、電源電流のパスインピーダンスが低くなり、信号マイクロストリップパスのインピーダンスも低くなります。 EMI制御の観点から、これは利用可能な最高の4層PCB構造です。 4番目のスキームでは、外側の層は電力とグランドを使用し、中間のXNUMXつの層は信号を使用します。 従来のXNUMX層基板と比較して、改善は小さく、層間インピーダンスは従来のXNUMX層基板と同じくらい劣っています。

トレースインピーダンスを制御する場合は、上記のスタッキングスキームで、電源とグランドの銅アイランドの下にトレースを配置するように非常に注意する必要があります。 さらに、電源またはグランド層の銅アイランドは、DCおよび低周波接続を確保するために、可能な限り相互接続する必要があります。

6層基板

4層ボード上のコンポーネントの密度が比較的高い場合は、6層ボードが最適です。 ただし、6層ボード設計の一部のスタッキング方式は、電磁界をシールドするのに十分ではなく、パワーバスの過渡信号の低減にほとんど影響を与えません。 以下にXNUMXつの例について説明します。

前者の場合、電源とアースはそれぞれ2層目と5層目に配置されます。 電源の銅コーティングのインピーダンスが高いため、コモンモードEMI放射を制御することは非常に好ましくありません。 ただし、信号インピーダンス制御の観点から、この方法は非常に正しいです。