Layout ass eng vun de Basisfäegkeeten vun der Aarbecht PCB Design Ingenieur. The quality of wiring will directly affect the performance of the whole system, most of the high-speed design theory must be finally realized and verified by Layout, so it can be seen that wiring is crucial in high-speed PCB design. Déi folgend sinn am Hibléck op déi tatsächlech Drot kënnen e puer Situatiounen treffen, Analyse vu senger Rationalitéit, a ginn e bësse méi optimiséiert Routingstrategie. Mainly from the right Angle line, difference line, snake line and so on three aspects to elaborate.

1. Rechteckeg Go Linn

Richtege Wénkelkabel ass allgemeng verlaangt fir d’Situatioun an de PCB Kabelen ze vermeiden, an ass bal ee vun de Standarde ginn fir d’Qualitéit vun de Kabelen ze moossen, sou wéi vill Impakt wäert e Rechtwénkelkabel op Signaltransmissioun hunn? Am Prinzip ännert riets-Wénkel Drot d’Linnebreet vun der Iwwerdroungslinn, wat zu enger Impedanz Diskontinuitéit resultéiert. Tatsächlech kann net nëmmen déi richteg Wénkel Linn, Ton Wénkel, akut Wénkel Linn Impedanz Ännerungen verursaachen.

Den Afloss vun der Rietswénkelausrichtung op d’Signal reflektéiert sech haaptsächlech an dräi Aspekter: als éischt kann den Eck gläichwäerteg mat der kapazitiver Belaaschtung op der Iwwerdroungslinn entspriechen, d’Erhéijung Zäit verlangsamen; Second, impedance discontinuity will cause signal reflection; Drëttens, EMI generéiert vum richtege Wénkel Tipp.

Déi parasitesch Kapazitanz verursaacht duerch de richtege Wénkel vun der Iwwerdroungslinn ka mat der folgender empirescher Formel berechent ginn:

C = 61 W (Er) 1/2/Z0

In the above formula, C refers to the equivalent capacitance at the corner (pF), W refers to the width of the line (inch), ε R refers to the dielectric constant of the medium, and Z0 is the characteristic impedance of the transmission line. Zum Beispill, fir eng 4Mils 50 ohm Iwwerdroungslinn (εr 4.3) ass d’Kapazitanz vun engem richtege Wénkel ongeféier 0.0101pF, an d’Erhéijungzäitvariatioun ka geschat ginn:

T10-90%= 2.2* C* z0/2 = 2.2* 0.0101* 50/2 = 0.556ps

Et kann aus der Berechnung gesi ginn datt de Kapazitanzeffekt, dee mat rietswénkelege Kabelen bruecht gëtt, extrem kleng ass.

Wéi d’Linnebreet vun der richteger Wénkellinn eropgeet, wäert d’Impedanz op dësem Punkt erofgoen, sou datt et e gewësse Signalreflexiounsphänomen gëtt. Mir kënnen d’äquivalent Impedanz berechnen nodeems d’Linnebreet eropgeet no der Impedanzberechnungsformel, déi an der Sektioun vun den Iwwerdroungslinnen ernimmt gëtt, an dann de Reflexiounskoeffizient no der empirescher Formel berechnen: ρ = (Zs-Z0)/(Zs+Z0), déi allgemeng rechteckeg Drot déi zu Impedanz ännert tëscht 7%-20%, sou datt de maximale Reflexiounskoeffizient ongeféier 0.1 ass. Ausserdeem, wéi aus der Figur hei drënner gesi ka ginn, ännert d’Transmissiounslinnimpedanz op de Minimum bannent der Längt vun der W/2 Linn, a restauréiert dann op déi normal Impedanz no W/2 Zäit. D’Zäit fir déi ganz Impedanzännerung ass ganz kuerz, normalerweis bannent 10ps. Sou eng séier a kleng Ännerung ass bal vernoléissegbar fir déi allgemeng Signaltransmissioun.

Vill Leit hunn esou e Versteesdemech vu richtege Wénkelroutung, a gleewen datt den Tipp einfach ausstrahlt oder elektromagnetesch Wellen empfeelt an EMI produzéiert, wat ee vun de Grënn gouf firwat vill Leit mengen datt Rechtwénkelroutéierung net méiglech ass. Wéi och ëmmer, vill praktesch Testresultater weisen datt riets-Wénkel Linn net vill EMI produzéiert wéi direkt Linn. Vläicht limitéiert déi aktuell Instrumentleeschtung an Testniveau d’Genauegkeet vum Test, awer op d’mannst weist et datt d’Stralung vun der rietser Winkel manner ass wéi de Messfehler vum Instrument selwer. In general, right-angle alignment is not as terrible as it might seem. Op d’mannst an Uwendungen ënner GHz ginn all Effekter wéi Kapazitanz, Reflexioun, EMI, etc. bal net an TDR Tester reflektéiert. Den Designingenieur vu Héichgeschwindegkeet PCB sollt sech op Layout, Kraaft/Buedem Design, Drotdesign, Perforatioun, asw konzentréieren. Och wann natierlech d’Effekter vun der rechteckeger Go Linn net ganz eescht sinn, awer net ze soen datt mir mat der richteger Wénkel Linn kënne goen, Opmierksamkeet op Detailer ass déi wesentlech Qualitéit fir all gutt Ingenieuren, a mat der rapider Entwécklung vun digitale Circuiten , PCB Ingenieuren déi d’Signalfrequenz veraarbecht ginn och weider verbesseren, op méi wéi 10 GHZ RF Designfeld, Dës kleng richteg Wénkel kënnen de Fokus vun Héichgeschwindegkeet Probleemer ginn.

2. Ënnerscheed vun

DifferenTIal Signal gëtt wäit am Héichgeschwindegkeetsdesign benotzt. Déi wichtegst Signal an engem Circuit ass DifferenTIal Signal Design. How to ensure its good performance in PCB design? Mat dësen zwou Froen am Kapp, gi mir op den nächsten Deel vun eiser Diskussioun.

What is a differential signal? Am Einfache Englesch schéckt de Chauffer zwee gläichwäerteg an invertéierend Signaler, an den Empfänger vergläicht den Ënnerscheed tëscht den zwou Spannungen fir ze bestëmmen ob de logesche Staat “0” oder “1” ass. D’Koppel Drot, déi Differenziell Signaler droen, gëtt Differenzialdrähte genannt.

Am Verglach mam normale Single-End Signal Routing, huet Differentialsignal déi offensichtlechst Virdeeler an den folgenden dräi Aspekter:

A. Staark Anti-Amëschen Fäegkeet, well d’Kupplung tëscht zwou Differenzallinnen ganz gutt ass, wann et Kaméidiinterferenz gëtt, si se bal mat zwou Linnen gläichzäiteg gekoppelt, an de Empfänger këmmert sech nëmmen ëm den Ënnerscheed tëscht deenen zwee Signaler, sou datt den externen Common-Mode Geräisch komplett annuléiert ka ginn.

B. Et kann effektiv EMI ënnerdrécken. Ähnlech, well zwee Signaler vun der Géigendeel Polaritéit sinn, kann dat elektromagnetescht Feld vun hinnen ausstrahlt géigesäiteg annuléieren. Wat méi no der Kupplung ass, wat manner elektromagnetesch Energie an der Äussewelt fräigelooss gëtt.

C. Timing Positionéierung ass richteg. Zënter datt d’Schaltännerung vun Differenzielle Signaler op der Kräizung vun zwee Signaler läit, am Géigesaz zu gemeinsame Single-End Signaler déi duerch héich an niddreg Schwellspannunge beurteelt ginn, gëtt se manner vum Prozess an der Temperatur beaflosst, wat Timingfehler reduzéiere kann an ass méi gëeegent fir Circuiten mat nidderegen Amplitude Signaler. LVDS (Low Volt DifferenTIalsignaling) bezitt sech op dës kleng Amplitude Differenzielle Signaltechnologie.

For PCB engineers, the most important concern is how to ensure that these advantages of differential routing can be fully utilized in the actual routing. Perhaps as long as it is in contact with Layout people will understand the general requirements of differential routing, that is “equal length, equal distance”. Isometric is to ensure that the two differential signals always maintain opposite polarity, reduce the common mode component; Isometresch ass haaptsächlech fir déiselwecht Differenzialimpedanz ze garantéieren, Reflexioun ze reduzéieren. “As close as possible” is sometimes one of the requirements for differential routing. But none of these rules are meant to be applied mechanically, and many engineers do not seem to understand the nature of high-speed differential signalling. Déi folgend fokusséiert op verschidde gemeinsam Feeler am PCB Differential Signal Design.

Mëssverständnis 1: Differenziell Signaler brauche kee Buedemfliger als Réckflusswee, oder denkt datt Differenzallinnen e Réckflosswee firenee bidden. D’Ursaach vun dësem Mëssverständnis ass duerch den Uewerflächenphänomen verwiesselt, oder de Mechanismus vun der Héichgeschwindegkeet Signaltransmissioun ass net déif genuch. Wéi kann aus der Struktur vum Empfangs Enn a FIG. 1-8-15 sinn d’Emitterstréim vun den Transistoren Q3 a Q4 gläichwäerteg a vis-à-vis, an hire Stroum um Kräizung genee annuléiert (I1 = 0). Dofir ass den Differenzialkrees onsensibel fir ähnlech Buedemprojektiounen an aner Geräischsignaler déi an der Energieversuergung an der Buedemfliger existéiere kënnen. Déi partiell Réckfloss Annulatioun vum Grondfliger heescht net datt den Differenzialkrees d’Referenzfliger net als Signal zréck Wee hëlt. Tatsächlech, an der Signal zréckstroum Analyse, ass de Mechanismus vun der Differential Routing d’selwecht wéi dee vun der normaler Single-End Routing, nämlech héich

The frequency signal always flows back along the circuit with the smallest inductance. The biggest difference lies in that the difference line not only has coupling to the ground, but also has coupling between each other. The strong coupling becomes the main backflow path.

Am PCB Circuit Design ass d’Kupplung tëscht Differenzialkabel allgemeng kleng, verantwortlech normalerweis nëmmen 10 ~ 20% vum Kupplungsgrad, an de gréissten Deel vun der Kupplung ass um Buedem, sou datt den Haaptstroumwee vun Differentialverkéier nach ëmmer um Buedem existéiert Fliger. Am Fall vun Diskontinuitéit am lokalen Fliger bitt d’Kupplung tëscht Differenzialrouten den Haaptstroumwee an der Regioun ouni Referenzfliger, sou wéi an der FIG. 1-8-17. Although the impact of the discontinuity of the reference plane on differential wiring is not as serious as that of ordinary single-end wiring, it will still reduce the quality of differential signal and increase EMI, which should be avoided as far as possible. E puer Designer gleewen datt d’Referenzfliger vun der Linn vun der Differentialiwwerdroung ewechgeholl ka ginn fir en Deel vum gemeinsame Modus Signal an der Differenzielschaltung z’ënnerhalen, awer theoretesch ass dës Approche net wënschenswäert. Wéi kontrolléiert d’Impedanz? Ouni Grondimpedanzschleif fir Common-Mode Signal ze liwweren, ass EMI Stralung gebonnen ze verursaachen, wat méi Schued mécht wéi gutt.

Mythus 2: Gläich Ofstand behalen ass méi wichteg wéi passend Linnlängt. An der aktueller PCB Verkabelung ass et dacks net fäeg d’Ufuerderunge vum Differentialdesign gerecht ze ginn. Wéinst der Verdeelung vu Pins, Lächer, an Drotraum an aner Faktoren, ass et noutwendeg den Zweck vun der Linnlängt passende duerch passende Wicklung z’erreechen, awer d’Resultat ass zwangsleefeg en Deel vum Differenzpaar kann zu dëser Zäit net parallel sinn, wéi raussichen? Ier mer op d’Conclusioune sprange loosse mer déi folgend Simulatiounsresultater kucken. Et kann aus den uewe genannte Simulatiounsresultater gesi ginn datt Welleforme vum Schema 1 a Schema 2 bal zesummefalen, dat heescht, den Afloss vun ongläichen Ofstand ass minimal, an den Afloss vun der Linnlängt Mismatch ass vill méi grouss op der Timing Sequenz (Schema 3) . Aus der Perspektiv vun der theoretescher Analyse, och wann de inkonsistente Abstand zu den Differenzimpedanzännerunge féiert, awer well d’Kupplung tëscht dem Differenzpaar selwer net bedeitend ass, sou ass de Beräich vun den Impedanzännerungen och ganz kleng, normalerweis bannent 10%, nëmmen gläichwäerteg zu enger Reflexioun verursaacht duerch e Lach, wat keen groussen Impakt op d’Signaltransmissioun verursaacht. Wann d’Linnlängt net passt, zousätzlech zu der Zäitsequenz Offset, gi gemeinsam Modus Komponenten an den Differenzielle Signal agefouert, wat d’Signalqualitéit reduzéiert an den EMI erhéicht.

Et kann gesot ginn datt déi wichtegst Regel am PCB Differenzialkabeldesign ass mat der Linnlängt ze passen, an aner Reegele kënne flexibel gehandelt ginn no den Designfuerderungen a prakteschen Uwendungen.

Mëssverständnis dräi: mengen d’Differenz Linn muss op ganz no vertrauen. De Punkt fir d’Differenzlinnen no beieneen ze halen ass näischt anescht wéi hir Kupplung ze erhéijen, béid fir hir Immunitéit géint Kaméidi ze verbesseren an ze profitéieren vun der entgéintgesate Polaritéit vum Magnéitfeld fir elektromagnetesch Amëschen aus der Äussewelt auszeschalten. Och wann dës Approche an de meeschte Fäll ganz favorabel ass, ass se awer net absolut. Wa se kënne komplett vun externen Amëschung geschützt sinn, brauche mir den Zweck vun Anti-Amëschung an EMI Ënnerdréckung net méi duerch eng staark Kupplung mateneen ze erreechen. Wéi garantéiert datt den Differential Routing gutt Isolatioun a Schutz huet? D’Distanz tëscht de Linnen an aner Signaler erhéijen ass eng vun de Basis Weeër. D’Energie vum elektromagnetesche Feld geet erof mat der quadratescher Bezéiung vun der Distanz. Am Allgemengen, wann d’Distanz tëscht de Linnen méi wéi 4 Mol d’Linnebreet ass, ass d’Interferenz tëscht hinnen extrem schwaach a kann am Fong ignoréiert ginn. Zousätzlech kann d’Isolatioun duerch de Buedemfliger och e gudde Schutzeffekt ubidden. Dës Struktur gëtt dacks benotzt an Héichfrequenz (uewen 10G) IC verpackten PCB Designen, bekannt als CPW Struktur, fir eng strikt Differentialimpedanz Kontroll (2Z0) ze garantéieren, FIG. 1-8-19.

Differenziell Routing kann och a verschiddene Signalschichten duerchgefouert ginn, awer dëst ass allgemeng net empfohlen, well Differenzen wéi Impedanz an duerch Lächer a verschiddene Schichten den Differentialmodus Iwwerdroungseffekt zerstéiere kënnen a gemeinsame Modusrausch aféieren. Zousätzlech, wann déi zwou ugrenzend Schichten net enk gekoppelt sinn, gëtt d’Fäegkeet vum Differential Routing fir Kaméidi ze widderstoen reduzéiert, awer Kräizgang ass kee Problem wann e richtege Abstand mat der Ëmgéigend Routing erhale bleift. Am allgemengen Frequenz (ënner GHz) wäert EMI keen eeschte Problem sinn. D’Experimenter weisen datt d’Stralungsenergie Attenuatioun vun Differenzallinnen mat enger Distanz vu 500Mils iwwer 3 Meter 60dB erreecht huet, wat genuch ass fir den ELECTROMAGNETIC Strahlungsnorm vum FCC gerecht ze ginn. Dofir brauchen Designer net ze vill Suergen ze maachen iwwer elektromagnetesch Inkompatibilitéit verursaacht duerch net genuch Kupplung vun Differenzallinnen.

3. serpentine

A serpentine line is often used in Layout. Säin Haaptziel ass d’Zäitverzögerung unzepassen an den Ufuerderunge vum System Timing Design z’erreechen. Designers solle fir d’éischt verstoen datt Schlangendraht d’Signalqualitéit zerstéiert, d’Transmissiounsverzögerung ännert a sollt vermeit ginn wann se wiring. Wéi och ëmmer, am prakteschen Design, fir genuch Haltzäit vu Signaler ze garantéieren, oder Zäitverschmotzung tëscht der selwechter Grupp vu Signaler ze reduzéieren, muss d’Wicklung bewosst duerchgefouert ginn.

So what does the serpentine do to signal transmission? Op wat soll ech oppassen wann ech iwwer d’Linn goen? Déi zwee kriteschst Parameter si parallel Kupplungslängt (Lp) a Kupplungsdistanz (S), wéi an der FIG. 1-8-21. Selbstverständlech, wann d’Signal an der Schlaanglinn iwwerdroe gëtt, gëtt et eng Kupplung tëscht parallelle Linesegmenter a Form vun Differenzmodus. Dee klengen S ass, dee méi groussen Lp ass, an dee méi grousse Kupplungsgrad wäert sinn. Dëst kann zu reduzéierten Iwwerdroungsverzögerungen féieren an eng bedeitend Reduktioun vun der Signalqualitéit wéinst Crosstalk, wéi beschriwwen am Kapitel 3 fir d’Analyse vum gemeinsame Modus an Differentialmodus Crosstalk.

Hei sinn e puer Tipps fir Layoutingenieuren beim Ëmgang mat Serpentinen:

1. Probéiert d’Distanz (S) vum Parallellinnsegment z’erhéijen, wat op d’mannst méi grouss ass wéi 3H. H bezitt sech op d’Distanz vun der Signallinn zum Referenzfliger. Am Allgemengen ass et eng grouss Curve ze huelen. Soulaang S grouss genuch ass, kann de Kupplungseffekt bal komplett vermeit ginn.

2. Wann d’Kupplungslängt Lp reduzéiert gëtt, erreecht de Crosstalk generéiert Sättigung wann d’Verzögerung vum Lp zweemol Approche oder d’Signalopstiegszäit iwwerschreit.

3. D’Signalübertragungsverzögerung verursaacht vun der Schlangähnlecher Linn vu Sträiflinn oder Embedded Mikrosträif ass méi kleng wéi dee vum Mikrosträif. Theoretesch beaflosst d’Bandlinn d’Transmissiounsquote net wéinst dem Differentialmodus Iwwergang.

4. Fir Héichgeschwindegkeet a Signallinnen mat strenge Viraussetzungen zum Timing, probéiert net Serpentine Linnen ze goen, besonnesch an engem klenge Beräich.

5. D’Schlange Routing an all Wénkel kann dacks ugeholl ginn. D’C Struktur an der FIG. 1-8-20 kann d’Kupplung tëschtenee effektiv reduzéieren.

6. Am Héichgeschwindegkeet PCB Design huet Serpentine keng sougenannte Filterung oder Anti-Amëschung Fäegkeet, a kann nëmmen d’Signalqualitéit reduzéieren, sou datt se nëmme fir Timing Matching benotzt gëtt an keen aneren Zweck.

7. Heiansdo kann d’Spiralvikling ugesi ginn. Simulatioun weist datt säin Effekt besser ass wéi normal Serpentin Wicklung.