PCB wiring ass ganz wichteg am ganze PCB Design. Wéi séier an effizient Verdrahtung z’erreechen an Är PCB Verdrahtung grouss ze maachen ass et wäert ze studéieren. Sortéiert déi 7 Aspekter op déi am PCB-Verkabelung opmierksam musse ginn, a kommt fir d’Ofdreiwungen ze kontrolléieren an d’Vacances auszefëllen!

1. Gemeinsam Buedemveraarbechtung vum digitale Circuit an den analoge Circuit

Vill PCBs sinn net méi Single-Funktioun Kreesleef (digital oder Analog Kreesleef), mä besteet aus enger Mëschung aus digital an Analog Kreesleef. Dofir ass et néideg der géigesäiteger Amëschung tëscht hinnen ze betruecht wann wiring, virun allem de Kaméidi Stéierungen um Buedem Drot. D’Frequenz vum digitale Circuit ass héich, an d’Sensibilitéit vum Analog Circuit ass staark. Fir d’Signallinn soll d’Héichfrequenz Signallinn sou wäit wéi méiglech vum sensiblen Analog Circuit Apparat ewech sinn. Fir d’Buedemleitung huet de ganze PCB nëmmen een Node fir d’Äussewelt, sou datt de Problem vum digitalen an analoge gemeinsame Buedem muss am PCB behandelt ginn, an den digitale Buedem an den analoge Buedem am Board sinn tatsächlech getrennt a si sinn net mateneen ugeschloss, mee um Interface (wéi Stecker, etc.) déi PCB mat der Äussewelt verbënnt. Et gëtt eng kuerz Verbindung tëscht dem digitale Buedem an dem analoge Buedem. Maacht weg datt et nëmmen ee Verbindungspunkt gëtt. Et ginn och net-gemeinsame Grënn op der PCB, déi vum System Design bestëmmt ass.

2. D’Signallinn gëtt op d’elektresch (Buedem) Schicht geluecht

Am Multi-Layer gedréckt Verwaltungsrot wiring, well et sinn net vill Dréit ofgepëtzt an der Signal Linn Layer, déi net geluecht goufen, méi Schichten bäidroen Offall an Erhéijung vun der Produktioun Aarbechtslaascht, an d’Käschte wäerten entspriechend Erhéijung. Fir dës Widdersproch ze léisen, kënnt Dir d’Verkabelung op der elektrescher (Buedem) Schicht betruechten. D’Muechtschicht sollt als éischt berücksichtegt ginn, an d’Buedschicht zweet. Well et ass am beschten d’Integritéit vun der Formatioun ze erhaalen.

3. Behandlung vun Verbindung Been an grouss Fläch Dirigenten

A grousser Fläch Buedem (Stroum) sinn d’Been vun gemeinsam Komponente ugeschloss. D’Behandlung vun de Verbindungsbeen muss ëmfaassend berücksichtegt ginn. Wat d’elektresch Leeschtung ugeet, ass et besser d’Pads vun de Been vun de Komponenten op d’Kupferfläch ze verbannen. Et ginn e puer ongewollte verstoppte Gefore beim Schweißen an der Assemblée vu Komponenten, sou wéi: ① Schweißen erfuerdert High-Power Heizungen. ② Et ass einfach virtuell solder Gelenker ze verursaachen. Dofir gi béid elektresch Leeschtung a Prozessfuerderunge a Kräizmuster Pads gemaach, Hëtztschëlder genannt, allgemeng bekannt als thermesch Pads (Thermal), sou datt virtuelle Lötverbindunge kënne generéiert ginn wéinst exzessive Querschnitthëtzt wärend dem Löt. Sex ass staark reduzéiert. D’Veraarbechtung vum Kraaft (Buedem) Been vum Multilayer Board ass d’selwecht.

4. D’Roll vum Netzsystem am Verkabelung

A ville CAD Systemer gëtt d’Verdrahtung op Basis vum Netzsystem bestëmmt. D’Gitter ass ze dicht an de Wee ass eropgaang, awer de Schrëtt ass ze kleng, an d’Quantitéit vun Daten am Feld ass ze grouss. Dëst wäert zwangsleefeg méi héich Ufuerderunge fir de Späicherplatz vum Apparat hunn, an och d’Rechengeschwindegkeet vun de Computer-baséiert elektronesche Produkter. Groussen Afloss. E puer Weeër sinn ongëlteg, sou wéi déi vun de Pads vun de Komponentebeen besat oder duerch Montéierungslächer a fixe Lächer. Ze sparse Gitter an ze wéineg Kanäl hunn e groussen Impakt op d’Verdeelungsquote. Also et muss e vernünftegt Gittersystem sinn fir d’Verdrahtung z’ënnerstëtzen. D’Distanz tëscht de Been vun de Standardkomponenten ass 0.1 Zoll (2.54 mm), sou datt d’Basis vum Gittersystem allgemeng op 0.1 Zoll (2.54 mm) oder eng integral Multiple vu manner wéi 0.1 Zoll gesat gëtt, wéi: 0.05 Zoll, 0.025 Zoll, 0.02 Zoll etc.

5. Behandlung vun Energieversuergung a Buedem Drot

Och wann d’Verdrahtung am ganze PCB Board ganz gutt ofgeschloss ass, wäert d’Interferenz, déi duerch déi falsch Iwwerleeung vun der Energieversuergung an dem Buedemdraht verursaacht gëtt, d’Leeschtung vum Produkt reduzéieren, an heiansdo souguer den Erfollegsquote vum Produkt beaflossen. Dofir sollt d’Verdrahtung vun der Stroumversuergung an dem Buedemdraht eescht geholl ginn, an d’Geräischinterferenz generéiert vun der Energieversuergung an dem Buedemdraht soll miniméiert ginn fir d’Qualitéit vum Produkt ze garantéieren. All Ingenieur, deen am Design vun elektronesche Produkter engagéiert ass, versteet d’Ursaach vum Kaméidi tëscht dem Buedemdraht an dem Stroumdraht, an elo gëtt nëmmen déi reduzéiert Geräischer Ënnerdréckung ausgedréckt: et ass bekannt fir de Kaméidi tëscht der Energieversuergung an dem Buedem ze addéieren Drot. Lotus capacitor. Breet d’Breet vun der Muecht an Buedem Drot sou vill wéi méiglech, am léifsten de Buedem Drot ass méi breet wéi d’Muecht Drot, hir Relatioun ass: Buedem Drot “Muecht Drot” Signal Drot, normalerweis d’Signal Drot Breet ass: 0.2 ~ 0.3mm, déi feinste Breet kann 0.05 ~ 0.07 mm erreechen, d’Netzkabel ass 1.2 ~ 2.5 mm. Fir de PCB vum digitale Circuit kann e breet Buedemdraht benotzt ginn fir eng Loop ze bilden, dat heescht e Buedemnetz kann benotzt ginn (de Buedem vum Analog Circuit kann net op dës Manéier benotzt ginn). E grousst Gebitt vu Kupferschicht gëtt als Buedemdraht benotzt, deen net um gedréckte Bord benotzt gëtt. Ugeschloss un de Buedem als Buedem Drot an all Plazen. Oder et kann zu engem Multilayer Board gemaach ginn, an d’Energieversuergung an d’Buedemleit besetzen all eng Schicht.

6. Design Regel Kontroll (DRC)

Nodeems de Wiring Design fäerdeg ass, ass et néideg suergfälteg z’iwwerpréiwen ob de Wiring Design mat de Reegelen entsprécht, déi vum Designer formuléiert sinn, a gläichzäiteg ass et néideg ze bestätegen ob déi etabléiert Reegele den Ufuerderunge vum gedréckte Bordproduktiounsprozess entspriechen. . D’allgemeng Inspektioun huet déi folgend Aspekter: Linn a Linn, Linn Ob d’Distanz tëscht der Komponente Pad, Linn an duerch Lach, Komponent Pad an duerch Lach, an duerch Lach an duerch Lach raisonnabel ass an ob et der Produktioun Ufuerderunge meets. Ass d’Breet vun der Stroumleitung an der Grondlinn passend, a gëtt et eng enk Kupplung tëscht der Kraaftlinn an der Grondlinn (niddereg Welleimpedanz)? Gëtt et eng Plaz am PCB wou de Buedem Drot erweidert ginn? Ob déi bescht Moossname fir d’Schlësselsignallinne geholl goufen, sou wéi déi kuerst Längt, gëtt d’Schutzlinn bäigefüügt, an d’Inputlinn an d’Ausgangslinn sinn kloer getrennt. Ob et separat Buedem Drot fir Analog Circuit an digital Circuit. Ob d’Grafiken (wéi Ikonen an Annotatiounen) op de PCB bäigefüügt gëtt Signal kuerz Circuit. Ännere puer ongewollt Linn Formen. Gëtt et eng Prozess Linn op der PCB? Egal ob d’Lötmaske den Ufuerderunge vum Produktiounsprozess entsprécht, ob d’Lötmaskegréisst entspriechend ass, an ob de Charakter Logo op den Apparatpad gedréckt gëtt, fir net d’Qualitéit vun der elektrescher Ausrüstung ze beaflossen. Ob de baussenzege Frame Rand vun der Muecht Buedem Schicht am Multi-Layer Bord reduzéiert gëtt, wann d’Kupferfolie vun der Muecht Buedem Layer ausserhalb vum Bord ausgesat ass, ass et einfach eng kuerz Circuit ze verursaachen.

7. Iwwert Design

Via ass ee vun de wichtege Bestanddeeler vu Multi-Layer PCB, an d’Käschte vun der Buerung representéieren normalerweis 30% bis 40% vun de PCB-Fabrikatiounskäschte. Einfach gesot, all Lach op der PCB kann e Via genannt ginn. Aus der Siicht vun der Funktioun kann vias an zwou Kategorien ënnerdeelt ginn: eent gëtt fir elektresch Verbindungen tëscht Schichten benotzt; déi aner gëtt benotzt fir Apparater ze fixéieren oder ze positionéieren. Wat de Prozess ugeet, sinn Vias allgemeng an dräi Kategorien opgedeelt, nämlech blann Vias, begruewe Vias an duerch Vias.

Blann Lächer sinn op der ieweschter an ënnen Fläch vum gedréckte Circuit Board an hunn eng gewëssen Déift. Si gi benotzt fir d’Uewerflächlinn an déi ënnerierdesch bannescht Linn ze verbannen. D’Tiefe vum Lach iwwerschreift normalerweis net e bestëmmte Verhältnis (Blend). Begruewe Lach bezitt sech op d’Verbindungsloch, déi an der banneschter Schicht vum gedréckte Circuit Board läit, deen net op d’Uewerfläch vum Circuit Verwaltungsrot geet. Déi uewen ernimmt zwou Zorte vu Lächer sinn an der banneschten Layer vun der Circuit Verwaltungsrot etabléiert, a sinn duerch eng duerch-Lach Form Prozess virum lamination fäerdeg, a verschidde bannen Schichten kann während der Formatioun vun der via iwwerlappt ginn. Déi drëtt Zort ass eng duerch Lach genannt, déi de ganze Circuit Verwaltungsrot penetréiert a kann fir intern Interconnection benotzt ginn oder als Komponent Montéierung positionéiert Lach. Well dat duerchschnëttlecht Lach méi einfach ass am Prozess ze realiséieren an d’Käschte méi niddereg sinn, gëtt et an de meeschte gedréckte Circuitboards benotzt anstatt déi aner zwou Aarte vun duerch Lächer. Déi folgend via Lächer, wann net anescht uginn, ginn als via Lächer ugesinn.

1. Vun engem Design Siicht, ass eng Via haaptsächlech aus zwee Deeler komponéiert, eent ass d’Bohr Lach an der Mëtt, an déi aner ass de Pad Beräich ronderëm d’Bohr Lach. D’Gréisst vun dësen zwee Deeler bestëmmt d’Gréisst vun der via. Selbstverständlech, an Héich-Vitesse, héich-Dicht PCB Design, Designer hoffen ëmmer, datt déi méi kleng d’via Lach ass, der besser, sou datt méi wiring Plaz op der Verwaltungsrot lénks kann. Zousätzlech, wat méi kleng ass d’Iwwerlaascht, d’parasitesch Kapazitéit vu senger eegener. Wat méi kleng ass, wat méi gëeegent ass fir High-Speed-Circuit. Allerdéngs bréngt d’Reduktioun vun der Lachgréisst och eng Erhéijung vun de Käschten, an d’Gréisst vun de Vias kann net onbestëmmt reduzéiert ginn. Et ass limitéiert duerch Prozess Technologien wéi Bueraarbechten a Plating: Wat méi kleng d’Lach, déi méi Bueraarbechten. Wat méi laang d’Lach dauert, wat et méi einfach ass vun der Mëtt Positioun ofzewäichen; a wann d’Tiefe vum Lach méi wéi 6 Mol den Duerchmiesser vum gebohrte Lach iwwerschreift, kann et net garantéiert ginn datt d’Lachmauer eenheetlech mat Kupfer plazéiert ka ginn. Zum Beispill ass d’Dicke (duerch Lachdéift) vun engem normale 6-Schicht PCB Board ongeféier 50Mil, sou datt de Minimum Buerduerchmiesser deen PCB Hiersteller ubidden kann nëmmen 8Mil erreechen.

Zweetens huet d’parasitär Kapazitéit vum Via-Lach selwer eng parasitär Kapazitéit zum Buedem. Wann et bekannt ass datt den Duerchmiesser vum Isolatiounsloch op der Buedemschicht vum Via D2 ass, den Duerchmiesser vum Via Pad ass D1, an d’Dicke vum PCB Board ass T, D’Dielektresch Konstant vum Board Substrat ass ε, an d’parasitär Kapazitéit vun der Via ass ongeféier: C = 1.41εTD1 / (D2-D1) Den Haapteffekt vun der parasitärer Kapazitéit vun der Via op de Circuit ass d’Erhéijungszäit vum Signal ze verlängeren an d’Geschwindegkeet vum Circuit ze reduzéieren.

3. Parasitic inductance vun vias Ähnlech ginn et parasitic inductances zesumme mat parasitic capacitances an vias. Am Design vun héich-Vitesse digital Kreesleef, de Schued duerch parasitic inductances vun vias verursaacht ass dacks méi grouss wéi den Impakt vun parasitic capacitance. Seng parasitesch Serie Induktioun wäert de Bäitrag vum Bypass-Kondensator schwächen an de Filtereffekt vum ganze Stroumsystem schwächen. Mir kënnen einfach déi geschätzte parasitär Induktioun vun enger Via mat der folgender Formel berechnen: L=5.08h[ln(4h/d)+1] wou L op d’Induktioun vun der Via bezitt, h d’Längt vun der Via ass, an d ass den Zentrum Den Duerchmiesser vum Lach. Et kann aus der Formel gesi ginn datt den Duerchmiesser vun der Via e klengen Afloss op d’Induktioun huet, an d’Längt vun der Via huet de gréissten Afloss op d’Induktioun.

4. Via Design an héich-Vitesse PCB. Duerch d’uewen Analyse vun der parasitic Charakteristiken vun vias, kënne mir gesinn, datt am héich-Vitesse PCB Design, scheinbar einfach vias bréngen oft grouss Negativer zu Circuit Design. Effekt.