Warum sind sensible Linien bei PCB Kanten anfällig für ESD-Störungen?

Der System-Reset trat auf, als die Erdungsbank mit ESD-Kontaktentladung von 6 kV an der Erdungsklemme getestet wurde. Während des Tests wurde der mit dem Masseanschluss verbundene Y-Kondensator und die interne digitale Arbeitserde getrennt und das Testergebnis wurde nicht wesentlich verbessert.

ESD-Störungen dringen in verschiedenen Formen in den internen Stromkreis des Produkts ein. Bei den getesteten Produkten ist der Testpunkt in diesem Fall der Erdungspunkt, der Großteil der ESD-Störenergie fließt von der Erdungsleitung weg, d.h. ESD-Strom fließt nicht direkt in den internen Stromkreis des Produkts, sondern , in der IEC61000-4-2-Standard-ESD-Testumgebung in diesem Tischgerät die Erdungsleitungslänge in etwa 1 m, Die Erdungsleitung erzeugt eine größere Zuleitungsinduktivität (kann verwendet werden, um 1 u H/m abzuschätzen), die elektrostatische Entladungsstörung tritt auf (Abbildung 1 Schalter K), wenn sie geschlossen ist, hohe Frequenz (weniger als 1 ns steigt entlang des elektrostatischen Entladungsstroms nicht an) dafür sorgen, dass die getesteten Produkte die Nullspannung am Standort erfüllen (Fig. 1 G-Punktspannung in K ist im geschlossenen Zustand nicht Null). Diese Spannung ungleich Null an der Erdungsklemme geht weiter in den internen Stromkreis des Produkts ein. Abbildung 1 zeigt das schematische Diagramm der ESD-Interferenz in die Leiterplatte im Inneren des Produkts.

FEIGE. 1 Schematische Darstellung von ESD-Störungen, die in die Leiterplatte im Produkt eindringen

Aus Abbildung 1 ist auch ersichtlich, dass CP1 (parasitäre Kapazität zwischen Entladungspunkt und GND), Cp2 (parasitäre Kapazität zwischen Leiterplatte und Bezugserdungsboden), Arbeitserde der Leiterplatte (GND) und elektrostatische Entladungspistole (einschließlich Erdungsdraht von elektrostatische Entladungspistole) bilden zusammen einen Störpfad, und der Störstrom ist ICM. In diesem Störpfad befindet sich die Leiterplatte in der Mitte, und die Leiterplatte wird zu diesem Zeitpunkt offensichtlich durch elektrostatische Entladung gestört. Wenn sich andere Kabel im Produkt befinden, sind die Störungen stärker.

Wie führte die Störung zum Reset des getesteten Produkts? Nach sorgfältiger Prüfung der Platine des getesteten Produkts wurde festgestellt, dass die Reset-Steuerleitung der CPU in der Platine am Rand der Platine und außerhalb der GND-Ebene platziert war, wie in Abbildung 2 gezeigt.

Um zu erklären, warum gedruckte Leitungen am Rand einer Leiterplatte störanfällig sind, beginnen Sie mit der parasitären Kapazität zwischen gedruckten Leitungen in der Leiterplatte und der Bezugsmasseplatte. Zwischen der gedruckten Leitung und der Bezugserdungsplatte gibt es eine parasitäre Kapazität, die die gedruckte Signalleitung in der Leiterplatte stört. Das schematische Diagramm der Gleichtaktstörspannung, die die gedruckte Leitung in der Leiterplatte stört, ist in Abbildung 3 dargestellt.

Abbildung 3 zeigt, dass beim Eintritt von Gleichtaktstörungen (die Gleichtaktstörspannung relativ zur Bezugserdungsetage) auf GND eine Störspannung zwischen der gedruckten Leitung in der Leiterplatte und GND erzeugt wird. Diese Störspannung hängt nicht nur mit der Impedanz zwischen der gedruckten Leitung und dem GND der Leiterplatte (Z in Abbildung 3) zusammen, sondern auch mit der parasitären Kapazität zwischen der gedruckten Leitung und der Bezugserdungsplatte in der Leiterplatte.

Unter der Annahme, dass die Impedanz Z zwischen der gedruckten Leitung und GND der Leiterplatte unverändert ist, ist die Störspannung Vi zwischen der gedruckten Leitung und GND der Leiterplatte größer, wenn die parasitäre Kapazität zwischen der gedruckten Leitung und dem Bezugserdungsboden größer ist. Diese Spannung wird mit der normalen Arbeitsspannung in der Platine überlagert und wirkt sich direkt auf den Arbeitskreis in der Platine aus.

FEIGE. 2 Tatsächliches Diagramm der teilweisen Leiterplattenverdrahtung des getesteten Produkts

FEIGE. 3 Gleichtakt-Störspannungsstörung Leiterplatten-Leiterbahnschema

Gemäß Formel 1 zur Berechnung der parasitären Kapazität zwischen gedruckter Leitung und Bezugserdungsplatte hängt die parasitäre Kapazität zwischen gedruckter Leitung und Bezugserdungsplatte vom Abstand zwischen gedruckter Leitung und Bezugserdungsplatte ab (H in Formel 1) und die äquivalente Fläche des zwischen der gedruckten Leitung und der Bezugserdungsplatte gebildeten elektrischen Feldes

Offensichtlich ist für das Schaltungsdesign in diesem Fall die Reset-Signalleitung in der Leiterplatte am Rand der PCB-Platine angeordnet und liegt außerhalb der GND-Ebene, so dass die Reset-Signalleitung stark gestört wird, was zu einem System-Reset-Phänomen während ESD führt Prüfung.