Firwat sinn sensibel Linnen um PCB Kanten ufälleg fir ESD Amëschung?

De System zréckgesat ass geschitt wann d’Grondbänk getest gouf mat ESD Kontakt Entladung vu 6KV um Buedemterminal. Wärend dem Test gouf den Y Kondensator mam Buedemterminal verbonnen an den internen digitalen Aarbechtsgrond ofgespaart, an d’Testresultat gouf net bedeitend verbessert.

ESD Amëschung trëtt an den internen Circuit vum Produkt a verschidde Formen an. Fir déi getest Produkter an dësem Fall ass den Testpunkt de Buedempunkt, de gréissten Deel vun der ESD Interferenz Energie fléisst vun der Grondleit ewech, dat heescht, den ESD Stroum fléisst net direkt an den internen Circuit vum Produkt, awer , an der IEC61000-4-2 Standard ESD Test Ëmfeld an dëser Tabellequipement, d’Grondlinnlängt an ongeféier 1m, D’Grondlinn produzéiert méi grouss Leadinduktanz (ka benotzt ginn fir 1 u H/m ze schätzen), d’elektrostatesch Entladungsinterferenz geschitt (Figur 1 Schalter K) wann zou, héich Frequenz (manner wéi 1 ns erop laanscht den elektrostatesche Offlossstroum geet net maacht d’Produkter getest op der Nullspannung vum Site treffen (FIG. 1 G Punktespannung am K ass net null wann se zou ass). Dës Net-Null Spannung um Buedemterminal wäert weider an den internen Circuit vum Produkt eragoen. Figur 1 huet de schemateschen Diagramm vun ESD Interferenz an de PCB am Produkt ginn.

FIG. 1 Schematesch Diagramm vun ESD Stéierungen, déi an d’PCB am Produkt erakommen

Et kann och aus der Figur 1 gesi ginn datt CP1 (parasitär Kapazitanz tëscht Entladungspunkt a GND), Cp2 (parasitesch Kapazitanz tëscht PCB Board a Referenz Buedembuedem), Aarbechtsgrond vun PCB Board (GND) an elektrostatesch Entladungspistoul (abegraff Buedemdrot vun elektrostatesch Entladungspistoul) bilden zesummen en Interferenzwee, an den Interferenzstroum ass ICM. An dësem Interferenzwee ass de PCB Board an der Mëtt, an de PCB gëtt offensichtlech gestéiert duerch elektrostatesch Entladung zu dëser Zäit. Wann et aner Kabelen am Produkt sinn, wäert d’Interferenz méi schwéier sinn.

Wéi huet d’Interferenz zum Reset vum getestem Produkt gefouert? No virsiichteg Ënnersichung vum PCB vum getestem Produkt gouf festgestallt datt d’Reset Kontrolllinn vun der CPU am PCB um Rand vum PCB an ausserhalb vum GND Fliger gesat gouf, wéi an der Figur 2.

Fir z’erklären firwat gedréckte Linnen um Rand vun engem PCB u Stéierungen ufälleg sinn, start mat der parasitärer Kapazitanz tëscht gedréckte Linnen am PCB an der Referenzgrondplack. Et gëtt eng parasitesch Kapazitanz tëscht der gedréckter Linn an der Referenzgrondplack, déi d’gedréckte Signallinn am PCB Board stéiert. De schemateschen Diagramm vun der gemeinsamer Modus Interferenzspannung déi d’gedréckte Linn am PCB stéiert gëtt a Figur 3 gewisen.

Figur 3 weist datt wann Common-Mode Interferenz (déi gemeinsam-Modus Interferenzspannung relativ zum Referenz-Buedem) an d’GND erakënnt, gëtt eng Interferenzspannung tëscht der gedréckter Linn am PCB Board a GND generéiert. Dës Interferenzspannung bezitt sech net nëmmen op d’Impedanz tëscht der gedréckter Linn an der GND vum PCB Board (Z a Figur 3) awer och mat der parasitärer Kapazitanz tëscht der gedréckter Linn an der Referenzjordplack am PCB.

Ugeholl datt d’Impedanz Z tëscht der gedréckter Linn an dem PCB Board GND onverännert ass, wann d’parasitesch Kapazitanz tëscht der gedréckter Linn an dem Referenz Buedem Buedem méi grouss ass, ass d’Interferenzspannung Vi tëscht der gedréckter Linn an der PCB Board GND méi grouss. Dës Spannung gëtt mat der normaler Aarbechtsspannung an der PCB iwwerlagert a beaflosst direkt den Aarbechtscircuit am PCB.

FIG. 2 Tatsächlech Diagramm vun deelweis PCB Drot vum getestem Produkt

FIG. 3 Gemeinsam Modus Interferenz Spannungsinterferenz PCB gedréckt Linn schematesch Diagramm

Geméiss der Formel 1 fir d’Berechnung vun der parasitescher Kapazitanz tëscht der gedréckter Linn an der Referenzgrondplack, hänkt d’parasitesch Kapazitanz tëscht der gedréckter Linn an der Referenz Buedemplack of vun der Distanz tëscht der gedréckter Linn an der Referenz Grondplack (H a Formel 1) an dat gläichwäerteg Gebitt vum elektresche Feld tëscht der gedréckter Linn an der Referenzjordplack geformt

Selbstverständlech, fir de Circuitdesign an dësem Fall, ass d’Reset Signallinn am PCB um Rand vum PCB Board arrangéiert an ass ausserhalb vum GND Fliger gefall, sou datt d’Reset Signallinn staark gestéiert gëtt, resultéierend am System Reset Phänomen wärend ESD testen.