Għaliex hemm linji sensittivi fuq PCB truf suxxettibbli għal interferenza ESD?

L-irrisettjar tas-sistema seħħ meta l-bank tal-ert ġie ttestjat bl-użu ta ‘skarika ta’ kuntatt ESD ta ‘6KV fit-terminal tal-ert. Matul it-test, il-kapaċitatur Y imqabbad mat-terminal tal-art u l-art diġitali interna tax-xogħol ġiet skonnettjata, u r-riżultat tat-test ma tjiebx b’mod sinifikanti.

L-interferenza ESD tidħol fiċ-ċirkwit intern tal-prodott f’diversi forom. Għall-prodotti ttestjati f’dan il-każ, il-punt tat-test huwa l-punt ta ‘l-art, ħafna mill-enerġija ta’ interferenza ESD se tgħaddi ‘l bogħod mil-linja ta’ l-ert, jiġifieri, il-kurrent ESD ma jiċċirkolax direttament fiċ-ċirkwit intern tal-prodott, iżda , fl-ambjent tat-test tal-ESD standard IEC61000-4-2 f’dan it-tagħmir tal-mejda, it-tul tal-linja tal-ert f’madwar 1m, Il-linja ta ‘l-ert se tipproduċi induttanza taċ-ċomb akbar (tista’ tintuża biex tistma 1 u H / m), l-interferenza ta ‘skarigu elettrostatiku sseħħ (figura 1 swiċċ K) meta magħluqa, frekwenza għolja (inqas minn 1 ns titla’ tul il-kurrent ta ‘skarigu elettrostatiku ma agħmel li l-prodotti ttestjati jissodisfaw il-vultaġġ żero tas-sit (il-vultaġġ tal-punt 1 G f’K mhuwiex żero meta jingħalaq). Din il-vultaġġ mhux żero fit-terminal tal-art se tidħol aktar fiċ-ċirkwit intern tal-prodott. Il-Figura 1 tat id-dijagramma skematika tal-interferenza ESD fil-PCB ġewwa l-prodott.

FIG. 1 Dijagramma skematika ta ‘interferenza ESD li tidħol fil-PCB ġewwa l-prodott

Jista ‘jidher ukoll mill-Figura 1 li CP1 (kapaċitanza parassita bejn il-punt ta’ skarika u GND), Cp2 (kapaċitanza parassita bejn il-bord tal-PCB u l-art ta ‘referenza), art tax-xogħol tal-bord tal-PCB (GND) u pistola ta’ skarigu elettrostatiku (inkluż wajer ta ‘l-ert ta’ pistola ta ‘skarigu elettrostatiku) flimkien jiffurmaw mogħdija ta’ interferenza, u l-kurrent ta ‘interferenza huwa ICM. F’din il-mogħdija ta ‘interferenza, il-bord tal-PCB jinsab fin-nofs, u l-PCB huwa ovvjament imfixkel b’disċarġ elettrostatiku f’dan il-ħin. Jekk hemm kejbils oħra fil-prodott, l-interferenza tkun iktar severa.

L-interferenza kif wasslet għar-reset tal-prodott ittestjat? Wara eżami bir-reqqa tal-PCB tal-prodott ittestjat, instab li l-linja tal-kontroll tar-reset tas-CPU fil-PCB tqiegħdet fuq it-tarf tal-PCB u barra l-pjan GND, kif muri fil-Figura 2.

Biex tispjega għaliex linji stampati fit-tarf ta ‘PCB huma suxxettibbli għal interferenza, ibda bil-kapaċitanza parassita bejn linji stampati fil-PCB u l-pjanċa ta’ l-art ta ‘referenza. Hemm kapaċitanza parassita bejn il-linja stampata u l-pjanċa ta ‘l-ert ta’ referenza, li tfixkel il-linja tas-sinjal stampat fil-bord tal-PCB. Id-dijagramma skematika tal-vultaġġ ta ‘interferenza tal-modalità komuni li tinterferixxi l-linja stampata fil-PCB tidher fil-Figura 3.

Il-Figura 3 turi li meta l-interferenza tal-modalità komuni (il-vultaġġ tal-interferenza tal-modalità komuni relattiva għall-art ta ’referenza) tidħol f’GND, vultaġġ ta’ interferenza jiġi ġġenerat bejn il-linja stampata fil-bord tal-PCB u l-GND. Dan il-vultaġġ ta ‘interferenza huwa relatat mhux biss mal-impedenza bejn il-linja stampata u l-GND tal-bord tal-PCB (Z fil-Figura 3) iżda wkoll mal-kapaċitanza parassita bejn il-linja stampata u l-pjanċa tal-ert ta’ referenza fil-PCB.

Jekk wieħed jassumi li l-impedenza Z bejn il-linja stampata u l-bord tal-PCB GND ma tinbidilx, meta l-kapaċitanza parassita bejn il-linja stampata u l-art ta ‘referenza hija akbar, il-vultaġġ ta’ interferenza Vi bejn il-linja stampata u l-bord tal-PCB GND huwa akbar. Dan il-vultaġġ huwa superimpost bil-vultaġġ normali tax-xogħol fil-PCB u jaffettwa direttament iċ-ċirkwit tax-xogħol fil-PCB.

FIG. 2 Dijagramma attwali tal-wajers parzjali tal-PCB tal-prodott ittestjat

FIG. 3 Dijagramma skematika tal-linja ta ‘l-interferenza tal-vultaġġ ta’ l-interferenza tal-mod komuni ta ‘l-interferenza

Skond il-formula 1 għall-kalkolu tal-kapaċitanza parassita bejn il-linja stampata u l-pjanċa ta ‘l-ert ta’ referenza, il-kapaċitanza parassita bejn il-linja stampata u l-pjanċa ta ‘l-ert ta’ referenza tiddependi fuq id-distanza bejn il-linja stampata u l-pjanċa ta ‘l-ert ta’ referenza (H fil-Formula 1) u l-erja ekwivalenti tal-kamp elettriku ffurmat bejn il-linja stampata u l-pjanċa tal-ert ta ‘referenza

Ovvjament, għad-disinn taċ-ċirkwit f’dan il-każ, il-linja tas-sinjal tar-reset fil-PCB hija rranġata fuq it-tarf tal-bord tal-PCB u waqgħet barra l-pjan GND, għalhekk il-linja tas-sinjal tar-reset se tkun imfixkla ħafna, u tirriżulta fil-fenomenu tar-reset tas-sistema waqt l-ESD test.