Cur sensitivo lineae at? PCB oras prona ESD impedimento?

Systema retexere incidit cum scamnum fundationis probatum est utens ESD contactus missionis 6KV in fundamento terminali. In probatione, Y capacitor ad terram terminalem et digitalem internam terram connexam disiuncta erat, et eventus experimentum non signanter emendavit.

Impedimentum ESD intrat in ambitum producti internum variis formis. Pro probata productorum in hoc casu, punctus probatus est punctus humus, maxime industriae impedimenti ESD a linea fundationis effluet, hoc est, ESD currente non directe in internum producti ambitum fluit, sed , in IEC61000-4-2 norma ESD test environment in instrumento huius tabulae, longitudinis in linea fundationis circiter 1m; Praeparatio linea ampliorem inducentiam plumbeam producet (potest ad aestimationem 1 u H/m), missio electrostatica interventus (figure 1 K K) clausa, alta frequentia (minus quam 1 ns per missionem current electrostaticae surgens non facit efficiunt producta probata obviam site nulla intentione (FIG. 1 G punctum intentionis in K non est nulla clausa). Haec terminatio non-nulla voltage in humum ulterius intrabit ambitum producti internum. Figure 1 schematicum schematicum ESD in PCB intra productum dedit impedimentum.

Fig. 1 Schematica schematismi ESD impedimentum intrantes PCB intra productum

Ex Figura 1 etiam videri potest quod CP1 (capacitas parasitica inter punctum missionem et GND), Cp2 (capacitas parasitica inter tabulas PCB et tabulam fundationis referens), terram de PCB tabulae (GND) et missione tormentarii electrostatic (including filum fundationis missio tormentorum electrostatica) in unum faciunt iter impedimentum, et immissio currentis ICM est. In hoc impedimento iter, PCB tabula in medio est, et PCB manifesto missione electrostatica hoc tempore turbatur. Si aliae rudentes in facto sunt, interventus gravior erit.

Quomodo impedimentum ducere ad reset probatae rei productum? Post diligentem examen producti probati PCB, deprehensum est reset imperium lineae CPU in PCB positam in margine PCB et extra GND planum, ut in Figura 2. ostensum est.

Ad explicandum cur lineae impressae in crepidine PCB impedimento suscepti sint, incipe a capacitate parasitica inter lineas impressas in PCB et laminam humam referentem. Facultas parasitica est inter lineam typis impressam et tabulam fundamentalem referentem, quae signo impresso lineam in tabula PCB perturbabit. Schematici schematis communis modus impedimento intentionis impeditae lineae impressae in PCB ostenditur in Figura III.

Figura 3. ostendit, cum interventus communis modus interventus (modus communis intentionis respectu tabulae fundationis referens) GND intraverit, impedimentum intentionis generabitur inter lineam impressam in tabula PCB et GND. Hoc impedimentum intentionis refertur non solum ad impedimentum inter lineam impressam et GND tabulae PCB (Z in figura 3), sed etiam ad capacitatem parasiticam inter lineam impressam et referentem laminam in PCB fundatam.

Posito quod impedimentum Z inter lineam impressam et PCB tabulam GND immutatam sit, cum capacitas parasitica inter lineam impressam et tabulam fundationis referendae maior sit, impedimentum intentionis Vi inter lineam impressam et PCB tabulam GND maior est. Haec intentione superimponitur cum voltage normali in PCB, et directe afficit circuitionem laborantis in PCB.

Fig. 2 Actu tabulae partialis PCB wiring probatae producti

Fig. 3 Communis modus impedimenti intentionis PCB impressi rectae intentionis schematici

Secundum formulam 1 ad calculandum capacitatem parasiticam inter lineam typis impressam et refer- tionem laminam, capacitas parasitica inter lineam impressam et laminam referentiam fundationis pendet distantia inter lineam typis impressam et tabulam fundamentalem referentis (H in Formula 1). et aequivalens campi campi electrici inter lineam typis impressam formatae et collationem referentis laminae

Patet, ut in hoc casu ambitus designatur, linea resetis signo in PCB in margine PCB disposita est et extra planum GND decidit, ergo signum lineae reseti vehementer impedietur, inde in systematis phaenomeni in ESD reset. test.