Mengapa garis sensitif di BPA tepi terdedah kepada gangguan ESD?

Penyetelan semula sistem berlaku semasa bangku pembumian diuji menggunakan pelepasan kenalan ESD 6KV di terminal pembumian. Semasa ujian, kapasitor Y yang disambungkan ke terminal ground dan ground kerja digital dalaman terputus, dan hasil ujian tidak ditingkatkan dengan ketara.

Gangguan ESD memasuki litar dalaman produk dalam pelbagai bentuk. Untuk produk yang diuji dalam kes ini, titik ujian adalah titik dasar, sebahagian besar tenaga gangguan ESD akan mengalir jauh dari garis pembumian, iaitu arus ESD tidak langsung mengalir ke litar dalaman produk, tetapi , dalam persekitaran ujian ESD standard IEC61000-4-2 dalam peralatan meja ini, panjang garisan landasan sekitar 1m, Garis pembumian akan menghasilkan induktansi plumbum yang lebih besar (dapat digunakan untuk menganggarkan 1 u H / m), gangguan pelepasan elektrostatik berlaku (rajah 1 suis K) ketika ditutup, frekuensi tinggi (kurang dari 1 ns naik di sepanjang arus pelepasan elektrostatik tidak jadikan produk yang diuji memenuhi voltan sifar tapak (Rajah 1 G voltan titik di K tidak sifar semasa ditutup). Voltan bukan sifar di terminal arde akan memasuki litar dalaman produk lebih jauh. Gambar 1 telah memberikan gambarajah skematik gangguan ESD ke dalam PCB di dalam produk.

RAJAH. 1 Gambarajah skematik gangguan ESD yang memasuki PCB di dalam produk

Hal ini juga dapat dilihat dari Gambar 1 bahawa CP1 (kapasitansi parasit antara titik pelepasan dan GND), Cp2 (kapasitansi parasit antara papan PCB dan lantai dasar rujukan), tanah kerja papan PCB (GND) dan pistol pelepasan elektrostatik (termasuk wayar pembumian pistol pelepasan elektrostatik) bersama-sama membentuk jalan gangguan, dan arus gangguan adalah ICM. Dalam jalur gangguan ini, papan PCB berada di tengah, dan PCB jelas terganggu oleh pelepasan elektrostatik pada masa ini. Sekiranya terdapat kabel lain dalam produk, gangguan akan menjadi lebih teruk.

Bagaimanakah gangguan tersebut menyebabkan penyetelan semula produk yang diuji? Setelah pemeriksaan PCB terhadap produk yang diuji dengan teliti, didapati garis kawalan ulang CPU di PCB diletakkan di tepi PCB dan di luar bidang GND, seperti yang ditunjukkan pada Gambar 2.

Untuk menjelaskan mengapa garis bercetak di pinggir PCB rentan terhadap gangguan, mulakan dengan kapasitansi parasit antara garis bercetak di PCB dan plat tanah rujukan. Terdapat kapasitansi parasit antara garis dicetak dan plat pembumian rujukan, yang akan mengganggu garis isyarat bercetak di papan PCB. Gambarajah skematik voltan gangguan mod biasa yang mengganggu garisan bercetak dalam PCB ditunjukkan dalam Rajah 3.

Gambar 3 menunjukkan bahawa apabila gangguan mod biasa (voltan gangguan mod biasa berkaitan dengan lantai dasar rujukan) memasuki GND, voltan gangguan akan dihasilkan antara garis bercetak di papan PCB dan GND. Voltan gangguan ini tidak hanya berkaitan dengan impedans antara garis dicetak dan GND papan PCB (Z dalam Rajah 3) tetapi juga dengan kapasitansi parasit antara garis bercetak dan plat pembumian rujukan dalam PCB.

Dengan andaian bahawa impedans Z antara garis bercetak dan papan PCB GND tidak berubah, apabila kapasitansi parasit antara garis dicetak dan lantai dasar rujukan lebih besar, voltan gangguan Vi antara garis bercetak dan papan PCB GND lebih besar. Voltan ini ditumpangkan dengan voltan kerja biasa di PCB dan secara langsung akan mempengaruhi litar kerja di PCB.

RAJAH. 2 Gambarajah sebenar pendawaian separa PCB produk yang diuji

RAJAH. 3 Gambarajah skema garisan bercetak PCB gangguan voltan mod biasa

Mengikut formula 1 untuk mengira kapasitansi parasit antara garis bercetak dan plat pembumian rujukan, kapasitansi parasit antara garis bercetak dan plat pembumian rujukan bergantung pada jarak antara garis bercetak dan plat pembumian rujukan (H dalam Formula 1) dan luas setara medan elektrik yang terbentuk di antara garis bercetak dan plat pembumian rujukan

Jelas, untuk reka bentuk litar dalam kes ini, garis isyarat semula dalam PCB disusun di tepi papan PCB dan jatuh di luar satah GND, jadi garis isyarat tetapan semula akan sangat terganggu, mengakibatkan fenomena penetapan semula sistem semasa ESD ujian.