Layout ass eng vun de meescht Basis Aarbechtsfäegkeeten fir PCB Design Ingenieuren. D’Qualitéit vum Drot beaflosst direkt d’Leeschtung vum ganze System. Déi meescht High-Speed-Designtheorien mussen endlech duerch Layout ëmgesat a verifizéiert ginn. Et kann gesi ginn datt d’Verdrahtung ganz wichteg ass Héich-Vitesse PCB Design. Déi folgend wäert d’Rationalitéit vun e puer Situatiounen analyséieren, datt an aktuell wiring begéint ginn, a ginn e puer méi optimiséiert Routing Strategien.

It is mainly explained from three aspects: right-angle wiring, differential wiring, and serpentine wiring.

1. Right-angle routing

Recht-Wénkel wiring ass allgemeng eng Situatioun déi sou vill wéi méiglech an PCB wiring verhënnert muss ginn, an et ass bal ee vun de Standarden ginn fir d’Qualitéit vun wiring ze moossen. Also wéi vill Afloss wäert de richtege Wénkelkabel op d’Signaliwwerdroung hunn? Prinzipiell wäert de richtege Wénkel Routing d’Linnbreed vun der Transmissiounslinn änneren, wat d’Diskontinuitéit an der Impedanz verursaacht. Tatsächlech, net nëmmen riets-Wénkel Routing, mä och Ecker an akut-Wénkel Routing kann Impedanz Ännerungen Ursaach.

The influence of right-angle routing on the signal is mainly reflected in three aspects:

Ee ass, datt den Eck der capacitive Belaaschtung op der Transmissioun Linn gläichwäerteg kann, déi Bremsen der Opstig Zäit; déi zweet ass datt d’Impedanzdiskontinuitéit Signalreflexioun verursaacht; déi drëtt ass den EMI generéiert vum richtege Wénkel Tipp.

D’parasitär Kapazitéit verursaacht duerch de richtege Wénkel vun der Iwwerdroungslinn kann mat der folgender empirescher Formel berechent ginn:

C = 61 W (Er) 1/2/Z0

An der uewe genannter Formel bezitt C op déi gläichwäerteg Kapazitéit vum Eck (Eenheet: pF), W bezitt sech op d’Breet vun der Spuer (Eenheet: Zoll), εr bezitt sech op d’Dielektresch Konstant vum Medium, an Z0 ass déi charakteristesch Impedanz. vun der Transmissioun Linn. Zum Beispill, fir eng 4Mils 50 Ohm Iwwerdroungslinn (εr ass 4.3), ass d’Kapazitéit, déi duerch e richtege Wénkel bruecht gëtt, ongeféier 0.0101pF, an dann kann d’Steigerzäitännerung verursaacht duerch dëst geschat ginn:

T10-90%=2.2CZ0/2=2.20.010150/2=0.556ps

Et kann duerch Berechnung gesi ginn datt de Kapazitéitseffekt, deen duerch de richtege Wénkel Spuer bruecht gëtt, extrem kleng ass.

As the line width of the right-angle trace increases, the impedance there will decrease, so a certain signal reflection phenomenon will occur. We can calculate the equivalent impedance after the line width increases according to the impedance calculation formula mentioned in the transmission line chapter, and then Calculate the reflection coefficient according to the empirical formula:

ρ=(Zs-Z0)/(Zs+Z0)

Allgemeng ass d’Impedanzännerung, déi duerch de richtege Wénkelkabel verursaacht gëtt, tëscht 7% -20%, sou datt de maximale Reflexiounskoeffizient ongeféier 0.1 ass. Desweideren, wéi kann aus der Figur ënnert gesi ginn, ännert d’Impedanz vun der Transmissioun Linn op de Minimum bannent der Längt vun der W / 2 Linn, an dann zréck op déi normal impedance no der Zäit vun W / 2. Déi ganz Impedanzännerungszäit ass extrem kuerz, dacks bannent 10ps. Bannen, sou séier a kleng Ännerungen si bal negligibel fir allgemeng Signaliwwerdroung.

Vill Leit hunn dëst Verständnis vu richtege Wénkelkabel. Si mengen datt den Tipp einfach ass fir elektromagnetesch Wellen ze vermëttelen oder ze kréien an EMI ze generéieren. Dëst ass ee vun de Grënn ginn, firwat vill Leit mengen, datt riets-Wénkel wiring net verwandelt kann. Wéi och ëmmer, vill tatsächlech Testresultater weisen datt richteg Wénkel Spuren net offensichtlech EMI produzéieren wéi riicht Linnen. Vläicht limitéiert déi aktuell Instrumentleistung an den Testniveau d’Genauegkeet vum Test, awer op d’mannst illustréiert et e Problem. D’Stralung vun der rechtwénkeg Drot ass scho méi kleng wéi de Miessfehler vum Instrument selwer.

Am Allgemengen ass de richtege Wénkel Routing net sou schrecklech wéi virgestallt. Op d’mannst an Applikatiounen ënner GHz sinn all Effekter wéi Kapazitéit, Reflexioun, EMI, etc. Héich-Vitesse PCB Design Ingenieuren sollen nach op Layout konzentréieren, Muecht / Buedem Design, an wiring Design. Via Lächer an aner Aspekter. Natierlech, obwuel d’Auswierkunge vun Recht-Wénkel wiring net ganz sérieux ass, heescht et net, datt mir all Recht-Wénkel wiring an Zukunft benotzen kann. Opgepasst op Detailer ass d’Basisqualitéit déi all gudden Ingenieur muss hunn. Ausserdeem, mat der rapider Entwécklung vun digitale Circuiten, PCB D’Frequenz vum Signal, dat vun Ingenieuren veraarbecht gëtt, wäert weider eropgoen. Am Feld vum RF Design iwwer 10GHz kënnen dës kleng richteg Wénkel de Fokus vun High-Speed-Problemer ginn.

2. Differenziell Routing

Differentialsignal (DifferentialSignal) gëtt ëmmer méi wäit am High-Speed-Circuitdesign benotzt. Déi kriteschste Signal am Circuit ass dacks mat enger Differentialstruktur entworf. Wat mécht et sou populär? Wéi seng gutt Leeschtung am PCB Design ze garantéieren? Mat dësen zwou Froen gi mir op den nächsten Deel vun der Diskussioun.

What is a differential signal? In layman’s terms, the driving end sends two equal and inverted signals, and the receiving end judges the logic state “0” or “1” by comparing the difference between the two voltages. The pair of traces carrying differential signals is called differential traces.

Am Verglach mat gewéinleche Single-End Signal Spuren hunn Differentialsignaler déi offensichtlechst Virdeeler an de folgenden dräi Aspekter:

a. Strong anti-interference ability, because the coupling between the two differential traces is very good. When there is noise interference from the outside, they are almost coupled to the two lines at the same time, and the receiving end only cares about the difference between the two signals. Therefore, the external common mode noise can be completely canceled. b. It can effectively suppress EMI. For the same reason, due to the opposite polarity of the two signals, the electromagnetic fields radiated by them can cancel each other out. The tighter the coupling, the less electromagnetic energy vented to the outside world. c. The timing positioning is accurate. Because the switch change of the differential signal is located at the intersection of the two signals, unlike the ordinary single-ended signal, which depends on the high and low threshold voltages to determine, it is less affected by the process and temperature, which can reduce the error in the timing. , But also more suitable for low-amplitude signal circuits. The current popular LVDS (lowvoltagedifferentialsignaling) refers to this small amplitude differential signal technology.

Fir PCB Ingenieuren ass déi meescht Suerg wéi sécherzestellen datt dës Virdeeler vun Differentialverdrahtung voll an der aktueller Drot benotzt kënne ginn. Vläicht iergendeen, deen a Kontakt mat Layout gewiescht ass, wäert d’allgemeng Ufuerderunge vun der Differentialkabel verstoen, dat heescht “gläich Längt a gläich Distanz”. Déi gläich Längt ass ze suergen, datt déi zwee differentiell Signaler Géigendeel Polaritéiten zu all Moment erhalen an der gemeinsamer Modus Komponent reduzéieren; déi gläich Distanz ass haaptsächlech fir sécherzestellen datt d’Differentialimpedanze vun deenen zwee konsequent sinn a Reflexiounen reduzéieren. “Sou no wéi méiglech” ass heiansdo ee vun den Ufuerderunge vum Differentialkabel. Awer all dës Regele ginn net benotzt fir mechanesch ze gëllen, a vill Ingenieuren schéngen nach ëmmer net d’Essenz vun der High-Speed-Differenziell Signaliwwerdroung ze verstoen.

Déi folgend axéiert op e puer gemeinsam Mëssverständnis am PCB differentiell Signal Design.

Misunderstanding 1: It is believed that the differential signal does not need a ground plane as a return path, or that the differential traces provide a return path for each other. The reason for this misunderstanding is that they are confused by superficial phenomena, or the mechanism of high-speed signal transmission is not deep enough. It can be seen from the structure of the receiving end of Figure 1-8-15 that the emitter currents of transistors Q3 and Q4 are equal and opposite, and their currents at the ground exactly cancel each other (I1=0), so the differential circuit is Similar bounces and other noise signals that may exist on the power and ground planes are insensitive. The partial return cancellation of the ground plane does not mean that the differential circuit does not use the reference plane as the signal return path. In fact, in the signal return analysis, the mechanism of differential wiring and ordinary single-ended wiring is the same, that is, high-frequency signals are always Reflow along the loop with the smallest inductance, the biggest difference is that in addition to the coupling to the ground, the differential line also has mutual coupling. Which kind of coupling is strong, which one becomes the main return path. Figure 1-8-16 is a schematic diagram of the geomagnetic field distribution of single-ended signals and differential signals.

In PCB circuit design, the coupling between differential traces is generally small, often only accounting for 10 to 20% of the coupling degree, and more is the coupling to the ground, so the main return path of the differential trace still exists on the ground plane . When the ground plane is discontinuous, the coupling between the differential traces will provide the main return path in the area without a reference plane, as shown in Figure 1-8-17. Although the influence of the discontinuity of the reference plane on the differential trace is not as serious as that of the ordinary single-ended trace, it will still reduce the quality of the differential signal and increase EMI, which should be avoided as much as possible. Some designers believe that the reference plane under the differential trace can be removed to suppress some common mode signals in differential transmission. However, this approach is not desirable in theory. How to control the impedance? Not providing a ground impedance loop for the common-mode signal will inevitably cause EMI radiation. This approach does more harm than good.

Mëssverständnis 2: Et gëtt ugeholl datt d’selwecht Abstand méi wichteg ass wéi d’Zeillängt ze passen. Am aktuellen PCB Layout ass et dacks net méiglech d’Ufuerderunge vum Differentialdesign zur selwechter Zäit ze treffen. Wéinst der Existenz vun PIN Verdeelung, vias, an wiring Plaz, muss den Zweck vun Linn Längt passende duerch adäquate Wicklung erreecht ginn, mä d’Resultat muss sinn, datt e puer Beräicher vun der differentiell Pair kann net parallel ginn. Wat solle mir zu dëser Zäit maachen? Wéi eng Wiel? Ier Dir Conclusiounen zéien, kucke mer déi folgend Simulatiounsresultater.

Vun den uewe genannte Simulatiounsresultater kann et gesi ginn datt d’Welleforme vum Schema 1 a Schema 2 bal zoufälleg sinn, dat heescht, den Afloss verursaacht duerch déi ongläich Abstand ass minimal. Am Verglach ass den Afloss vun der Linnlängt-Mëssmatch op den Timing vill méi grouss. (Schema 3). Vun der theoretescher Analyse, och wann déi onkonsequent Ofstand d’Differentialimpedanz verännert, well d’Kupplung tëscht dem Differenzpaar selwer net bedeitend ass, ass d’Impedanzännerungsberäich och ganz kleng, normalerweis bannent 10%, wat nëmmen e Pass ass. . D’Reflexioun, déi vum Lach verursaacht gëtt, wäert net e wesentlechen Impakt op d’Signaliwwerdroung hunn. Wann d’Linnlängt net entsprécht, nieft dem Timing Offset, ginn gemeinsame Moduskomponenten an d’Differenzialsignal agefouert, wat d’Qualitéit vum Signal reduzéiert an d’EMI erhéicht.

Et kann gesot ginn, datt déi wichtegst Regel am Design vun PCB differentiell Spure déi passende Linn Längt ass, an aner Regele kënnen flexibel gehandhabt ginn no Design Ufuerderunge a praktesch Uwendungen.

Mëssverständnis 3: Denkt datt d’Differentialkabel ganz no muss sinn. D’Differentialspuren no ze halen ass näischt anescht wéi hir Kopplung ze verbesseren, wat net nëmmen d’Immunitéit géint Kaméidi verbesseren kann, awer och déi entgéintgesate Polaritéit vum Magnéitfeld voll benotze fir elektromagnéitesch Interferenz op d’Äussewelt ze kompenséieren. Och wann dës Approche an de meeschte Fäll ganz gutt ass, ass et net absolut. Wa mir kënne suergen, datt se komplett aus externen Amëschung geschützt sinn, da brauche mir keng staark Kupplung ze benotzen fir Anti-Interferenz z’erreechen. An den Zweck fir EMI z’ënnerdrécken. Wéi kënne mir eng gutt Isolatioun a Schirmung vun Differentialspuren garantéieren? D’Erhéijung vun der Ofstand mat anere Signalspuren ass ee vun de meescht Basis Weeër. D’elektromagnetesch Feldenergie fällt mam Quadrat vun der Distanz erof. Allgemeng, wann d’Linnabstand méi wéi 4 Mol d’Linnbreed ass, ass d’Interferenz tëscht hinnen extrem schwaach. Kann ignoréiert ginn. Zousätzlech kann d’Isolatioun vum Buedemplang och eng gutt Schirmroll spillen. Dës Struktur gëtt dacks an Héichfrequenz (iwwer 10G) IC Package PCB Design benotzt. Et gëtt eng CPW Struktur genannt, déi strikt Differentialimpedanz ka garantéieren. Kontroll (2Z0), wéi an der Figur 1-8-19 gewisen.

Differenziell Spure kënnen och a verschiddene Signalschichten lafen, awer dës Method ass allgemeng net recommandéiert, well d’Differenzen an der Impedanz a Vias, déi duerch verschidde Schichten produzéiert ginn, den Effekt vun der Differentialmodusiwwerdroung zerstéieren a gemeinsame Modusrauschen aféieren. Zousätzlech, wann déi ugrenzend zwou Schichten net enk gekoppelt sinn, wäert et d’Fäegkeet vun der Differentialspur reduzéieren fir Kaméidi ze widderstoen, awer wann Dir eng richteg Distanz vun den Ëmgéigend Spure behalen kann, ass Crosstalk kee Problem. Bei allgemenge Frequenzen (ënner GHz) wäert EMI kee seriéise Problem sinn. Experimenter hu gewisen datt d’Dämpfung vun der gestraalter Energie op enger Distanz vu 500 Mils vun enger Differentialspur 60 dB op enger Distanz vun 3 Meter erreecht huet, wat genuch ass fir den FCC elektromagnetesche Stralungsstandard z’erreechen, sou datt den Designer och keng Suergen huet. vill iwwer déi elektromagnetesch Inkompatibilitéit verursaacht duerch net genuch Differentiallinnkupplung.

3. Serpentine Linn

Schlaanglinn ass eng Zort Routingmethod déi dacks am Layout benotzt gëtt. Säin Haaptziel ass d’Verzögerung unzepassen fir de System Timing Design Ufuerderunge gerecht ze ginn. Den Designer muss als éischt dëst Verständnis hunn: d’Serpentinlinn wäert d’Signalqualitéit zerstéieren, d’Transmissiounsverzögerung änneren, a probéiert et ze vermeiden beim Drot. Wéi och ëmmer, am aktuellen Design, fir sécherzestellen datt d’Signal genuch Haltzäit huet, oder d’Zäitaustausch tëscht der selwechter Grupp vu Signaler ze reduzéieren, ass et dacks néideg fir den Drot bewosst ze winden.

Also, wéi en Effekt huet d’Serpentinlinn op d’Signaliwwerdroung? Op wat soll ech oppassen wann Dir wiring? Déi zwee kriteschste Parameteren sinn d’parallel Kupplungslängt (Lp) an d’Kopplingsdistanz (S), wéi an der Figur 1-8-21. Selbstverständlech, wann d’Signal op der Serpentinspur iwwerdroe gëtt, ginn déi parallel Linnesegmenter an engem Differentialmodus gekoppelt. Wat de S méi kleng ass a wat de Lp méi grouss ass, wat de Kupplungsgrad méi grouss ass. Et kann d’Transmissiounsverzögerung reduzéieren, an d’Signalqualitéit ass staark reduzéiert wéinst Crosstalk. De Mechanismus kann op d’Analyse vum gemeinsame Modus an Differentialmodus Crosstalk am Kapitel 3 bezéien.

Déi folgend sinn e puer Virschléi fir Layout-Ingenieuren wann Dir mat Serpentinelinnen handelt:

1. Probéieren d’Distanz (S) vun parallel Linn Segmenter ze Erhéijung, op d’mannst méi grouss wéi 3H, H bezitt sech op d’Distanz vun der Signal Spuer op d’Referenz Fliger. Am Laie Begrëff ass et ëm eng grouss Béi ze goen. Soulaang S grouss genuch ass, kann de géigesäitege Kopplung Effekt bal komplett verhënnert ginn. 2. Reduzéiert d’Kupplungslängt Lp. Wann d’duebel Lp Verzögerung d’Signalerhéijungszäit erreecht oder iwwerschreift, wäert de generéierte Crosstalk Sättigung erreechen. 3. D’Signaliwwerdroungsverzögerung verursaacht duerch d’Schlaanglinn vun der Strip-Line oder Embedded Micro-Strip ass manner wéi déi vum Micro-Strip. An der Theorie wäert d’Stripline net den Iwwerdroungsrate beaflossen wéinst Differentialmodus Crosstalk. 4. Fir Héich-Vitesse Signal Linnen an déi mat strikt timing Ufuerderunge, probéieren net Serpentine Linnen ze benotzen, virun allem am klenge Beräicher. 5. Dir kënnt oft serpentine Spuren op all Wénkel benotzen, wéi d’C Struktur an der Figur 1-8-20, déi effektiv géigesäitege Kopplung reduzéieren kann. 6. Am High-Speed-PCB-Design huet d’Serpentinlinn net déi sougenannt Filter- oder Anti-Interferenzfäegkeet, a kann nëmmen d’Signalqualitéit reduzéieren, sou datt se nëmme fir Timing-Match benotzt gëtt an keen aneren Zweck huet. 7. Heiansdo kënnt Dir Spiralrouting fir Wicklung betruechten. Simulatioun weist datt säin Effekt besser ass wéi normal Serpentine Routing.