佈局是PCB設計工程師最基本的工作技能之一。 佈線的質量將直接影響整個系統的性能。 大多數高速設計理論最終必須通過 Layout 來實現和驗證。 可見，佈線是非常重要的 高速印刷電路板 設計。 下面將分析實際佈線中可能遇到的一些情況的合理性，並給出一些更優化的佈線策略。

主要從直角接線、差分接線、蛇形接線三個方面來說明。

1.直角走線

直角佈線一般是PCB佈線中需要盡量避免的一種情況，它幾乎已經成為衡量佈線質量的標準之一。 那麼直角佈線對信號傳輸有多大影響呢？ 原則上，直角佈線會改變傳輸線的線寬，導致阻抗不連續。 事實上，不僅是直角走線，拐角和銳角走線都可能引起阻抗變化。

直角佈線對信號的影響主要體現在三個方面：

一是轉角可以等效為傳輸線上的容性負載，減緩上升時間； 二是阻抗不連續會引起信號反射； 第三個是直角尖端產生的EMI。

傳輸線直角引起的寄生電容可由以下經驗公式計算：

C=61W(Er)1/2/Z0

上式中，C為拐角等效電容（單位：pF），W為走線寬度（單位：英寸），εr為介質介電常數，Z0為特性阻抗傳輸線的。 例如，對於一條4Mils 50歐姆的傳輸線（εr為4.3），直角帶來的電容約為0.0101pF，那麼由此引起的上升時間變化可以估算：

T10-90%=2.2CZ0/2=2.20.010150/2=0.556ps

通過計算可以看出，直角走線帶來的電容效應非常小。

隨著直角走線的線寬增加，那裡的阻抗會降低，因此會出現一定的信號反射現象。 我們可以根據傳輸線章節中提到的阻抗計算公式計算線寬增加後的等效阻抗，然後根據經驗公式計算反射係數：

ρ=(Zs-Z0)/(Zs+Z0)

一般直角佈線引起的阻抗變化在7%-20%之間，所以最大反射係數在0.1左右。 而且，從下圖可以看出，傳輸線的阻抗在W/2線的長度內變化到最小，然後在W/2的時間後恢復到正常阻抗。 整個阻抗變化時間極短，通常在10ps以內。 在內部，這種快速而微小的變化對於一般的信號傳輸來說幾乎可以忽略不計。

很多人對直角接線都有這種理解。 他們認為尖端容易發射或接收電磁波並產生EMI。 這也成為很多人認為直角佈線不能走線的原因之一。 但是，許多實際測試結果表明，直角走線不會比直線產生明顯的 EMI。 或許目前的儀器性能和測試水平限制了測試的準確性，但至少說明了一個問題。 直角接線的輻射已經小於儀器本身的測量誤差。

總的來說，直角走線並沒有想像的那麼可怕。 至少在低於 GHz 的應用中，電容、反射、EMI 等任何影響都很難在 TDR 測試中反映出來。 高速PCB設計工程師仍應專注於佈局、電源/接地設計和佈線設計。 過孔等方面。 當然，雖然直角佈線的影響不是很嚴重，但不代表我們以後都可以使用直角佈線。 注重細節是每個優秀工程師必須具備的基本素質。 而且，隨著數字電路的飛速發展，PCB工程師處理的信號頻率會不斷提高。 在10GHz以上的射頻設計領域，這些小直角可能會成為高速問題的焦點。

2. 差分路由

差分信號（DifferentialSignal）在高速電路設計中的應用越來越廣泛。 電路中最關鍵的信號往往採用差分結構設計。 是什麼讓它如此受歡迎？ 如何保證其在PCB設計中的良好表現？ 帶著這兩個問題，我們進入下一部分的討論。

什麼是差分信號？ 通俗地說，驅動端發送兩個相等且反相的信號，接收端通過比較兩個電壓的差值來判斷邏輯狀態“0”或“1”。 承載差分信號的成對走線稱為差分走線。

與普通單端信號走線相比，差分信號在以下三個方面的優勢最為明顯：

一種。 抗干擾能力強，因為兩條差分走線之間的耦合性很好。 當外界有噪聲干擾時，它們幾乎同時耦合到兩條線路上，接收端只關心兩條信號的差異。 因此，可以完全消除外部共模噪聲。 灣它可以有效地抑制EMI。 出於同樣的原因，由於兩個信號的極性相反，它們輻射的電磁場可以相互抵消。 耦合越緊密，釋放到外界的電磁能量就越少。 C。 定時定位準確。 由於差分信號的開關變化位於兩個信號的交點處，不像普通單端信號依靠高低閾值電壓來確定，受工藝和溫度的影響較小，可以減少計時誤差。 ，而且更適用於低幅度信號電路。 目前流行的LVDS（lowvoltagedifferentialsignaling）就是指這種小幅度差分信號技術。

對於PCB工程師來說，最關心的是如何保證差分佈線的這些優勢在實際佈線中能夠得到充分利用。 可能接觸過Layout的人都會明白差分佈線的一般要求，即“等長等距”。 等長是為了保證兩路差分信號始終保持相反的極性，減少共模分量； 等距主要是為了保證兩者的差分阻抗一致，減少反射。 “盡可能接近”有時是差分佈線的要求之一。 但是所有這些規則都不是用來機械地套用的，很多工程師似乎還沒有理解高速差分信號傳輸的本質。

下面重點介紹PCB差分信號設計中的幾個常見誤區。

誤區一：認為差分信號不需要地平面作為返迴路徑，或者差分走線為彼此提供返迴路徑。 造成這種誤解的原因是他們被表面現象混淆了，或者高速信號傳輸的機制還不夠深入。 從圖 1-1-8 的接收端結構可以看出，晶體管 Q15 和 Q3 的發射極電流相等且相反，它們在地的電流正好相互抵消（I4=1），所以差分電路對電源和接地平面上可能存在的類似反彈和其他噪聲信號不敏感。 地平面的部分返回抵消並不意味著差分電路不使用參考平面作為信號返迴路徑。 其實在信號回流分析中，差分走線和普通單端走線的機理是一樣的，就是高頻信號總是沿著電感最小的環路回流，最大的區別是除了對地耦合，差分線也有相互耦合。 哪一種耦合強，哪一種就成為主要的返迴路徑。 圖0-1-8是單端信號和差分信號的地磁場分佈示意圖。

在PCB電路設計中，差分走線之間的耦合一般很小，往往只佔耦合度的10%～20%，更多的是對地耦合，所以差分走線的主要返迴路徑仍然存在於地面上飛機 。 當接地平面不連續時，差分走線之間的耦合將在沒有參考平面的區域提供主要返迴路徑，如圖 1-8-17 所示。 參考平面的不連續性對差分走線的影響雖然沒有普通單端走線嚴重，但仍會降低差分信號的質量，增加EMI，應盡量避免. 一些設計人員認為，可以去除差分走線下方的參考平面，以抑制差分傳輸中的一些共模信號。 然而，這種方法在理論上是不可取的。 如何控制阻抗？ 不為共模信號提供接地阻抗環路將不可避免地導致 EMI 輻射。 這種方法弊大於利。

誤區二：認為保持等間距比匹配線長更重要。 在實際PCB佈局中，往往無法同時滿足差分設計的要求。 由於存在引腳分佈、過孔和佈線空間，必須通過適當的繞線才能達到線長匹配的目的，但結果必然是差分對的某些區域不能平行。 這個時候我們應該怎麼做？ 哪個選擇？ 在下結論之前，我們先來看看下面的模擬結果。

從上面的仿真結果可以看出，方案1和方案2的波形幾乎重合，也就是說間距不等造成的影響最小。 相比之下，線長失配對時序的影響要大得多。 （方案3）。 從理論分析來看，雖然間距不一致會導致差分阻抗發生變化，但由於差分對本身之間的耦合併不顯著，因此阻抗變化範圍也很小，通常在10%以內，僅相當於一次通過. 孔引起的反射不會對信號傳輸產生顯著影響。 一旦線長不匹配，除了時序偏移，差動信號中還會引入共模成分，降低信號質量，增加EMI。

可以說，PCB差分走線設計中最重要的規則就是匹配線長，其他規則可以根據設計要求和實際應用靈活處理。

誤區三：認為差分接線一定要很近。 保持差分走線靠近無非是增強它們的耦合，不僅可以提高抗噪聲能力，還可以充分利用磁場的相反極性來抵消對外界的電磁干擾。 雖然這種方法在大多數情況下是非常有益的，但也不是絕對的。 如果我們能保證它們完全屏蔽外界干擾，那麼我們就不需要使用強耦合來實現抗干擾。 以及抑制EMI的目的。 我們如何確保差分走線的良好隔離和屏蔽？ 增加與其他信號走線的間距是最基本的方法之一。 電磁場能量隨著距離的平方而減小。 一般來說，當線距超過線寬的3倍時，它們之間的干擾是極其微弱的。 可以忽略。 此外，通過地平面的隔離也可以起到很好的屏蔽作用。 這種結構常用於高頻（4G以上）IC封裝PCB設計。 稱為CPW結構，可以保證嚴格的差分阻抗。 控制（10Z2），如圖0-1-8所示。

差分走線也可以走在不同的信號層，但一般不推薦這種方法，因為不同層產生的阻抗和過孔的差異會破壞差模傳輸的效果並引入共模噪聲。 另外，如果相鄰兩層沒有緊密耦合，會降低差分走線抵抗噪聲的能力，但如果能與周圍走線保持適當的距離，串擾就不是問題。 在一般頻率下（低於 GHz），EMI 不會是一個嚴重的問題。 實驗表明，距離差分走線500mil處的輻射能量衰減在60米處達到3dB，足以滿足FCC電磁輻射標準，所以設計者也不必太擔心很多關於差分線耦合不足導致的電磁不兼容。

3.蛇紋石線

蛇線是Layout中常用的一種佈線方式。 其主要目的是調整延遲以滿足系統時序設計要求。 設計者首先要有這樣的認識：蛇形線會破壞信號質量，改變傳輸延遲，佈線時盡量避免使用。 但在實際設計中，為了保證信號有足夠的保持時間，或者減少同一組信號之間的時間偏移，往往需要特意繞線。

那麼，蛇形線對信號傳輸有什麼影響呢？ 接線時應注意什麼？ 兩個最關鍵的參數是平行耦合長度（Lp）和耦合距離（S），如圖1-8-21所示。 顯然，當信號在蛇形走線上傳輸時，平行線段將以差模耦合。 S越小，Lp越大，耦合度越大。 可能會導致傳輸延遲降低，串擾導致信號質量大幅下降。 機理可參考第3章共模和差模串擾的分析。

以下是Layout工程師在處理蛇形線時的一些建議：

1、盡量增加平行線段的距離（S），至少大於3H，H是指信號走線到參考平面的距離。 通俗地說，就是繞一個大彎。 只要S足夠大，幾乎可以完全避免相互耦合效應。 2. 減少聯軸器長度 Lp。 當雙 Lp 延遲接近或超過信號上升時間時，產生的串擾將達到飽和。 3、帶狀線或嵌入式微帶的蛇形線引起的信號傳輸延遲小於微帶。 理論上，帶狀線不會因為差模串擾而影響傳輸速率。 4、對於高速信號線和對時序要求嚴格的線，盡量不要使用蛇形線，尤其是小面積的。 5、可以經常使用任意角度的蛇形走線，如圖1-8-20中的C結構，可以有效減少相互耦合。 6、在高速PCB設計中，蛇形線不具備所謂的濾波或抗干擾能力，只能降低信號質量，所以只用於時序匹配，沒有其他用途。 7. 有時可以考慮螺旋繞線。 仿真表明，其效果優於普通蛇形佈線。