Een. Die basiese konsep van vias

Via is een van die belangrike komponente van meerlaagse PCB, en die koste van boor maak gewoonlik 30% tot 40% van PCB-vervaardigingskoste uit. Eenvoudig gestel, elke gaatjie op die PCB kan ‘n deur genoem word.

Uit die oogpunt van funksie kan vias in twee kategorieë verdeel word: een word gebruik vir elektriese verbindings tussen lae; die ander een word gebruik om toestelle vas te maak of te posisioneer.

In terme van proses word hierdie vias oor die algemeen in drie kategorieë verdeel, naamlik blinde vias, begrawe vias en deur vias. Blinde gate is geleë op die boonste en onderste oppervlaktes van die gedrukte stroombaan en het ‘n sekere diepte. Hulle word gebruik om die oppervlaklyn en die onderliggende binnelyn te verbind. Die diepte van die gat oorskry gewoonlik nie ‘n sekere verhouding (opening) nie. Begrawe gat verwys na die verbindingsgat wat in die binneste laag van die gedrukte stroombaan geleë is, wat nie na die oppervlak van die stroombaanbord strek nie. Die bogenoemde twee tipes gate is geleë in die binneste laag van die stroombaanbord, en word voltooi deur ‘n deur-gat vormingsproses voor laminering, en verskeie binnelae kan oorvleuel word tydens die vorming van die via. Die derde tipe word ‘n deurgat genoem, wat die hele stroombaanbord binnedring en gebruik kan word vir interne interkonneksie of as ‘n komponentmonteringsposisioneringsgat. Omdat die deurgat makliker is om in die proses te implementeer en die koste laer is, gebruik die meeste gedrukte stroombaanborde dit in plaas van die ander twee tipes deurgate. Die volgende deurgate, tensy anders gespesifiseer, word as deurgate beskou.

Vanuit ‘n ontwerpoogpunt bestaan ​​’n deur hoofsaaklik uit twee dele, een is die boorgat in die middel, en die ander is die pad area rondom die boorgat. Die grootte van hierdie twee dele bepaal die grootte van die via. Dit is duidelik dat, in hoëspoed, hoëdigtheid PCB-ontwerp, hoop ontwerpers altyd dat hoe kleiner die deurgat is, hoe beter, sodat meer bedradingspasie op die bord gelaat kan word. Daarbenewens, hoe kleiner die deurgat, die parasitiese kapasitansie van sy eie. Hoe kleiner dit is, hoe meer geskik is dit vir hoëspoedkringe. Die vermindering van die gatgrootte bring egter ook ‘n verhoging in koste mee, en die grootte van die via kan nie onbepaald verminder word nie. Dit word beperk deur prosestegnologieë soos boor en platering: hoe kleiner die gat, die boor Hoe langer die gat neem, hoe makliker is dit om van die middelposisie af te wyk; en wanneer die diepte van die gat 6 keer die deursnee van die geboorde gat oorskry, kan dit nie gewaarborg word dat die gatwand eenvormig met koper bedek kan word nie. Byvoorbeeld, die dikte (deur gatdiepte) van ‘n normale 6-laag PCB-bord is ongeveer 50Mil, so die minimum boordeursnee wat PCB-vervaardigers kan verskaf, kan slegs 8Mil bereik.

Tweedens, die parasitiese kapasitansie van die via

Die via self het ‘n parasitiese kapasitansie tot grond. As dit bekend is dat die deursnee van die isolasiegat op die grondlaag van die via D2 is, die deursnee van die via pad is D1, die dikte van die PCB-bord is T, en die diëlektriese konstante van die bordsubstraat is ε, die grootte van die parasitiese kapasitansie van die via is ongeveer: C=1.41εTD1/(D2-D1) Die parasitiese kapasitansie van die via sal veroorsaak dat die stroombaan die stygtyd van die sein verleng en die spoed van die stroombaan verminder. Byvoorbeeld, vir ‘n PCB met ‘n dikte van 50Mil, as ‘n via met ‘n binnedeursnee van 10Mil en ‘n paddiameter van 20Mil gebruik word, en die afstand tussen die pad en die grondkoperarea is 32Mil, dan kan ons die via benader. deur die formule hierbo te gebruik Die parasitiese kapasitansie is rofweg: C=1.41×4.4×0.050×0.020/(0.032-0.020)=0.517pF, die stygtydverandering wat deur hierdie deel van die kapasitansie veroorsaak word, is: T10-90=2.2C(Z0) /2)=2.2 x0.517x(55/2)=31.28ps. Dit kan uit hierdie waardes gesien word dat alhoewel die effek van die stygvertraging wat veroorsaak word deur die parasitiese kapasitansie van ‘n enkele via nie voor die hand liggend is nie, as die via verskeie kere in die spoor gebruik word om tussen lae te wissel, moet die ontwerper steeds oorweeg versigtig.

Derdens, die parasitiese induktansie van die via

Net so is daar parasitiese induktansies saam met die parasitiese kapasitansie van die vias. In die ontwerp van hoëspoed digitale stroombane is die skade wat veroorsaak word deur die parasitiese induktansie van die vias dikwels groter as die impak van die parasitiese kapasitansie. Die parasitiese reeksinduktansie daarvan sal die bydrae van die verbyvloeikapasitor verswak en die filtereffek van die hele kragstelsel verswak. Ons kan eenvoudig die benaderde parasitiese induktansie van ‘n via met die volgende formule bereken: L=5.08h[ln(4h/d)+1] waar L verwys na die induktansie van die via, h die lengte van die via is, en d is die middelpunt Die deursnee van die gat. Uit die formule kan gesien word dat die deursnee van die via ‘n klein invloed op die induktansie het, en die lengte van die via het die grootste invloed op die induktansie. Deur steeds die bostaande voorbeeld te gebruik, kan die induktansie van die via bereken word as: L=5.08×0.050 [ln(4×0.050/0.010)+1]=1.015nH. As die stygtyd van die sein 1ns is, dan is sy ekwivalente impedansie: XL=πL/T10-90=3.19Ω. Sulke impedansie kan nie meer geïgnoreer word wanneer hoëfrekwensiestrome verbygaan nie. Spesiale aandag moet gegee word aan die feit dat die verbyvloeikapasitor deur twee vias moet gaan wanneer die kragvlak en die grondvlak verbind word, sodat die parasitiese induktansie van die vias eksponensieel sal toeneem.

Vierdens, via ontwerp in hoëspoed-PCB

Deur bogenoemde ontleding van die parasitiese kenmerke van vias, kan ons sien dat in hoëspoed PCB-ontwerp, skynbaar eenvoudige vias dikwels groot negatiewe effekte op stroombaanontwerp bring. Om die nadelige effekte wat veroorsaak word deur die parasitiese effekte van die vias te verminder, kan die volgende in die ontwerp gedoen word:

1. Vanuit die perspektief van koste en sein kwaliteit, kies ‘n redelike grootte via. Byvoorbeeld, vir die 6-10-laag geheue module PCB ontwerp, is dit beter om 10/20Mil (geboor/pad) vias te gebruik. Vir sommige hoë-digtheid klein-grootte borde, kan jy ook probeer om 8/18Mil te gebruik. gat. Onder huidige tegniese toestande is dit moeilik om kleiner vias te gebruik. Vir krag- of grondvia’s kan u dit oorweeg om ‘n groter grootte te gebruik om impedansie te verminder.

2. Die twee formules wat hierbo bespreek is, kan tot die gevolgtrekking gekom word dat die gebruik van ‘n dunner PCB bevorderlik is om die twee parasitiese parameters van die via te verminder.

3. Probeer om nie die lae van die seinspore op die PCB-bord te verander nie, dit wil sê, probeer om nie onnodige vias te gebruik nie.

4. Die krag- en grondpenne moet naby geboor word, en die leiding tussen die via en die pen moet so kort as moontlik wees, want dit sal die induktansie verhoog. Terselfdertyd moet die krag- en grondleiding so dik as moontlik wees om impedansie te verminder.

5. Plaas ‘n paar gegronde vias naby die vias van die seinlaag om die naaste lus vir die sein te verskaf. Dit is selfs moontlik om ‘n groot aantal oortollige grond-via’s op die PCB-bord te plaas. Natuurlik moet die ontwerp buigsaam wees. Die via-model wat vroeër bespreek is, is die geval waar daar pads op elke laag is. Soms kan ons die pads van sommige lae verminder of selfs verwyder. Veral wanneer die digtheid van vias baie hoog is, kan dit lei tot die vorming van ‘n breekgroef wat die lus in die koperlaag skei. Om hierdie probleem op te los, kan ons, benewens die posisie van die via, ook oorweeg om die via op die koperlaag te plaas. Die padgrootte word verminder.