Einer. Das Grundkonzept von Vias

Via ist einer der wichtigsten Bestandteile von mehrschichtige Leiterplatte, und die Bohrkosten machen normalerweise 30 bis 40 % der PCB-Herstellungskosten aus. Einfach ausgedrückt kann jedes Loch auf der Leiterplatte als Via bezeichnet werden.

Aus funktionaler Sicht lassen sich Vias in zwei Kategorien einteilen: Eine wird für elektrische Verbindungen zwischen Schichten verwendet; der andere dient zum Fixieren oder Positionieren von Geräten.

Prozesstechnisch werden diese Vias im Allgemeinen in drei Kategorien eingeteilt, nämlich Blind Vias, Buried Vias und Through Vias. Sacklöcher befinden sich auf der Ober- und Unterseite der Leiterplatte und haben eine gewisse Tiefe. Sie werden verwendet, um die Mantellinie und die darunterliegende innere Linie zu verbinden. Die Tiefe des Lochs überschreitet normalerweise ein bestimmtes Verhältnis (Apertur) nicht. Ein vergrabenes Loch bezieht sich auf das Verbindungsloch, das sich in der Innenschicht der Leiterplatte befindet und nicht bis zur Oberfläche der Leiterplatte reicht. Die oben erwähnten zwei Arten von Löchern befinden sich in der Innenschicht der Leiterplatte und werden durch einen Durchgangslochbildungsprozess vor dem Laminieren fertiggestellt, und mehrere Innenschichten können während der Bildung des Durchgangslochs überlappt werden. Der dritte Typ wird als Durchgangsloch bezeichnet, das die gesamte Leiterplatte durchdringt und zur internen Verbindung oder als Positionierungsloch für die Komponentenmontage verwendet werden kann. Da das Durchgangsloch im Prozess einfacher zu implementieren ist und die Kosten geringer sind, verwenden die meisten Leiterplatten es anstelle der beiden anderen Arten von Durchgangslöchern. Die folgenden Durchgangslöcher gelten, sofern nicht anders angegeben, als Durchgangslöcher.

Aus gestalterischer Sicht besteht ein Via hauptsächlich aus zwei Teilen, einem ist das Bohrloch in der Mitte und das andere ist der Pad-Bereich um das Bohrloch herum. Die Größe dieser beiden Teile bestimmt die Größe des Vias. Offensichtlich hoffen Designer beim Design von Hochgeschwindigkeits-PCBs mit hoher Dichte immer, dass je kleiner das Durchgangsloch ist, desto besser, damit mehr Verdrahtungsraum auf der Platine gelassen werden kann. Außerdem ist die parasitäre Kapazität selbst umso größer, je kleiner das Durchgangsloch ist. Je kleiner es ist, desto besser ist es für Hochgeschwindigkeitsstrecken geeignet. Die Verringerung der Lochgröße bringt jedoch auch eine Kostenerhöhung mit sich, und die Größe des Durchgangslochs kann nicht unbegrenzt verringert werden. Sie wird durch Verfahrenstechniken wie Bohren und Plattieren eingeschränkt: Je kleiner das Loch, desto Bohrer Je länger das Loch dauert, desto leichter kann von der Mittelstellung abgewichen werden; und wenn die Tiefe des Lochs das 6-fache des Bohrlochdurchmessers überschreitet, kann nicht garantiert werden, dass die Lochwand gleichmäßig verkupfert werden kann. Zum Beispiel beträgt die Dicke (Durchgangslochtiefe) einer normalen 6-lagigen Leiterplatte etwa 50 Mil, sodass der minimale Bohrdurchmesser, den PCB-Hersteller bereitstellen können, nur 8 Mil erreichen kann.

Zweitens die parasitäre Kapazität des Via

Das Via selbst weist eine parasitäre Kapazität gegen Masse auf. Wenn bekannt ist, dass der Durchmesser des Isolationslochs auf der Masseschicht der Durchkontaktierung D2 beträgt, der Durchmesser des Durchkontaktierungspads D1 ist, die Dicke der Leiterplatte T beträgt und die Dielektrizitätskonstante des Leiterplattensubstrats ε ist, die Größe der parasitären Kapazität der Durchkontaktierung beträgt ungefähr: C=1.41εTD1/(D2-D1) Die parasitäre Kapazität der Durchkontaktierung bewirkt, dass die Schaltung die Anstiegszeit des Signals verlängert und die Geschwindigkeit der Schaltung verringert. Wenn beispielsweise für eine Leiterplatte mit einer Dicke von 50 Mil ein Via mit einem Innendurchmesser von 10 Mil und einem Pad-Durchmesser von 20 Mil verwendet wird und der Abstand zwischen dem Pad und der geerdeten Kupferfläche 32 Mil beträgt, können wir das Via ungefähren unter Verwendung der obigen Formel Die parasitäre Kapazität beträgt ungefähr: C=1.41×4.4×0.050×0.020/(0.032-0.020)=0.517pF, die durch diesen Teil der Kapazität verursachte Anstiegszeitänderung beträgt: T10-90=2.2C(Z0 /2) = 2.2 x 0.517 x (55/2) = 31.28 ps. Aus diesen Werten ist ersichtlich, dass, obwohl der Effekt der Anstiegsverzögerung, die durch die parasitäre Kapazität eines einzelnen Vias verursacht wird, nicht offensichtlich ist, der Designer dennoch berücksichtigen sollte, wenn das Via mehrmals in der Leiterbahn verwendet wird, um zwischen den Schichten zu wechseln sorgfältig.

Drittens, die parasitäre Induktivität des Via

Ebenso gibt es parasitäre Induktivitäten zusammen mit der parasitären Kapazität der Vias. Beim Design von Hochgeschwindigkeits-Digitalschaltungen ist der Schaden, der durch die parasitäre Induktivität der Vias verursacht wird, oft größer als der Einfluss der parasitären Kapazität. Seine parasitäre Serieninduktivität schwächt den Beitrag des Bypass-Kondensators und schwächt die Filterwirkung des gesamten Stromversorgungssystems. Wir können die ungefähre parasitäre Induktivität eines Vias einfach mit der folgenden Formel berechnen: L=5.08h[ln(4h/d)+1] wobei sich L auf die Induktivität des Vias bezieht, h die Länge des Vias ist und d ist das Zentrum Der Durchmesser des Lochs. Aus der Formel ist ersichtlich, dass der Durchmesser des Vias einen geringen Einfluss auf die Induktivität hat und die Länge des Vias den größten Einfluss auf die Induktivität hat. Mit dem obigen Beispiel kann die Induktivität des Vias wie folgt berechnet werden: L=5.08×0.050 [ln(4×0.050/0.010)+1]=1.015nH. Wenn die Anstiegszeit des Signals 1 ns beträgt, dann beträgt seine äquivalente Impedanz: XL=πL/T10-90=3.19Ω. Eine solche Impedanz kann nicht mehr ignoriert werden, wenn hochfrequente Ströme passieren. Besonders zu beachten ist, dass der Bypass-Kondensator beim Verbinden von Powerplane und Groundplane durch zwei Vias gehen muss, damit die parasitäre Induktivität der Vias exponentiell ansteigt.

Viertens: Via-Design in Hochgeschwindigkeits-PCB

Durch die obige Analyse der parasitären Eigenschaften von Vias können wir sehen, dass scheinbar einfache Vias im Hochgeschwindigkeits-PCB-Design oft große negative Auswirkungen auf das Schaltungsdesign haben. Um die durch die parasitären Effekte der Vias verursachten nachteiligen Effekte zu reduzieren, kann im Design wie folgt vorgegangen werden:

1. Wählen Sie aus Kosten- und Signalqualitätsgesichtspunkten eine sinnvolle Größe via. Für das PCB-Design des 6-10-Layer-Speichermoduls ist es beispielsweise besser, 10/20Mil-Durchkontaktierungen (gebohrt/Pad) zu verwenden. Für einige kleinformatige Boards mit hoher Dichte können Sie auch versuchen, 8/18Mil zu verwenden. Loch. Unter den derzeitigen technischen Bedingungen ist es schwierig, kleinere Vias zu verwenden. Bei Strom- oder Massedurchkontaktierungen können Sie die Verwendung einer größeren Größe in Betracht ziehen, um die Impedanz zu reduzieren.

2. Die beiden oben diskutierten Formeln können gefolgert werden, dass die Verwendung einer dünneren Leiterplatte zur Reduzierung der beiden parasitären Parameter des Vias förderlich ist.

3. Versuchen Sie, die Lagen der Signalbahnen auf der Leiterplatte nicht zu verändern, dh keine unnötigen Vias zu verwenden.

4. Die Strom- und Erdungsstifte sollten in der Nähe gebohrt werden, und die Leitung zwischen der Durchkontaktierung und dem Stift sollte so kurz wie möglich sein, da sie die Induktivität erhöhen. Gleichzeitig sollten die Strom- und Masseleitungen so dick wie möglich sein, um die Impedanz zu reduzieren.

5. Platzieren Sie einige geerdete Durchkontaktierungen in der Nähe der Durchkontaktierungen der Signalschicht, um die nächste Schleife für das Signal bereitzustellen. Es ist sogar möglich, eine Vielzahl von redundanten Ground Vias auf der Leiterplatte zu platzieren. Natürlich muss das Design flexibel sein. Das oben diskutierte Via-Modell ist der Fall, bei dem sich Pads auf jeder Schicht befinden. Manchmal können wir die Pads einiger Schichten reduzieren oder sogar entfernen. Insbesondere bei sehr hohen Durchkontaktierungsdichten kann es zur Bildung einer Bruchrille kommen, die die Schleife in der Kupferschicht trennt. Um dieses Problem zu lösen, können wir nicht nur die Position des Vias verschieben, sondern auch erwägen, das Via auf der Kupferschicht zu platzieren. Die Padgröße wird reduziert.