Eent. Der Basis Konzept vun vias

Via ass ee vun de wichtege Bestanddeeler vun multilayer PCB, an d’Käschte vun Bueraarbechten normalerweis Konte fir 30% bis 40% vun PCB Fabrikatioun Käschten. Einfach gesot, all Lach op der PCB kann e Via genannt ginn.

Aus der Siicht vun der Funktioun kann vias an zwou Kategorien ënnerdeelt ginn: eent gëtt fir elektresch Verbindungen tëscht Schichten benotzt; déi aner gëtt benotzt fir Apparater ze fixéieren oder ze positionéieren.

Wat de Prozess ugeet, sinn dës Vias allgemeng an dräi Kategorien opgedeelt, nämlech blann Vias, begruewe Vias an duerch Vias. Blann Lächer sinn op der ieweschter an ënnen Fläch vum gedréckte Circuit Board an hunn eng gewëssen Déift. Si gi benotzt fir d’Uewerflächlinn an déi ënnerierdesch bannescht Linn ze verbannen. D’Tiefe vum Lach iwwerschreift normalerweis net e bestëmmte Verhältnis (Blend). Begruewe Lach bezitt sech op d’Verbindungsloch, déi an der banneschter Schicht vum gedréckte Circuit Board läit, deen net op d’Uewerfläch vum Circuit Verwaltungsrot geet. Déi uewen ernimmt zwou Zorte vu Lächer sinn an der banneschten Layer vun Circuit Verwaltungsrot etabléiert, a sinn duerch eng duerch-Lach Form Prozess virum lamination fäerdeg, a verschidde bannen Schichten kann während der Formatioun vun der via iwwerlappt ginn. Déi drëtt Zort ass eng duerch Lach genannt, déi de ganze Circuit Verwaltungsrot penetréiert a kann fir intern Interconnection benotzt ginn oder als Komponent Montéierung positionéiert Lach. Well d’Duerchloch méi einfach ass am Prozess ëmzesetzen an d’Käschte méi niddereg sinn, benotzen déi meescht gedréckte Circuitboards et anstatt déi aner zwou Aarte vu Via Lächer. Déi folgend via Lächer, wann net anescht uginn, ginn als via Lächer ugesinn.

Vun engem Design Siicht, ass eng Via haaptsächlech aus zwee Deeler komponéiert, eent ass d’Bohr Lach an der Mëtt, an déi aner ass de Pad Beräich ronderëm d’Bohr Lach. D’Gréisst vun dësen zwee Deeler bestëmmt d’Gréisst vun der via. Selbstverständlech, an Héich-Vitesse, héich-Dicht PCB Design, Designer hoffen ëmmer, datt déi méi kleng d’via Lach ass, der besser, sou datt méi wiring Plaz op der Verwaltungsrot lénks kann. Zousätzlech, wat méi kleng ass d’Iwwerlaascht, d’parasitesch Kapazitéit vu senger eegener. Wat méi kleng ass, wat méi gëeegent ass fir High-Speed-Circuit. Allerdéngs bréngt d’Reduktioun vun der Lachgréisst och eng Erhéijung vun de Käschten, an d’Gréisst vun der Via kann net onbestëmmt reduzéiert ginn. Et ass limitéiert duerch Prozess Technologien wéi Bueraarbechten a Plating: Wat méi kleng ass d’Lach, d’Bohr Wat méi laang d’Lach dauert, wat et méi einfach ass, vun der Mëtt Positioun ofwäichen; a wann d’Tiefe vum Lach méi wéi 6 Mol den Duerchmiesser vum gebohrte Lach iwwerschreift, kann et net garantéiert ginn datt d’Lachmauer eenheetlech mat Kupfer plazéiert ka ginn. Zum Beispill ass d’Dicke (duerch d’Lachdéift) vun engem normale 6-Schicht PCB Board ongeféier 50Mil, sou datt de Minimum Buerduerchmiesser deen PCB Hiersteller ubidden kann nëmmen 8Mil erreechen.

Zweetens, déi parasitär Kapazitéit vun der Via

D’Via selwer huet eng parasitesch Kapazitéit zum Buedem. Wann et bekannt ass datt den Duerchmiesser vum Isolatiounsloch op der Buedemschicht vum Via D2 ass, den Duerchmiesser vum Via Pad ass D1, d’Dicke vum PCB Board ass T, an d’Dielektresch Konstant vum Board Substrat ass ε, d’Gréisst vun der parasitärer Kapazitéit vun der Via ass ongeféier: C = 1.41εTD1 / (D2-D1) D’parasitesch Kapazitéit vun der Via wäert de Circuit d’Steigerzäit vum Signal verlängeren an d’Geschwindegkeet vum Circuit reduzéieren. Zum Beispill, fir e PCB mat enger Dicke vu 50Mil, wann e Via mat engem banneschten Duerchmiesser vun 10Mil an engem Pad Duerchmiesser vun 20Mil benotzt gëtt, an d’Distanz tëscht dem Pad an dem Buedem Kupferberäich ass 32Mil, da kënne mir d’Via schätzen. mat der uewe genannter Formel D’parasitär Kapazitéit ass ongeféier: C = 1.41 × 4.4 × 0.050 × 0.020 / (0.032-0.020) = 0.517 pF, d’Steigerzäitännerung verursaacht duerch dësen Deel vun der Kapazitéit ass: T10-90 = 2.2C (Z0) /2)=2.2 x0.517x(55/2)=31.28ps. Et kann aus dëse Wäerter gesi ginn datt och wann den Effekt vun der Opstiegsverzögerung verursaacht duerch parasitär Kapazitéit vun enger eenzeger Via net offensichtlech ass, wann d’Via e puer Mol an der Spuer benotzt gëtt fir tëscht Schichten ze wiesselen, sollt den Designer nach ëmmer berücksichtegen. virsiichteg.

Drëttens, d’parasitesch Induktioun vun der Via

Ähnlech ginn et parasitär Induktanzen zesumme mat der parasitärer Kapazitéit vun de Vias. Am Design vun High-Speed-Digitalkreesser ass de Schued, deen duerch d’parasitär Induktioun vun de Vias verursaacht gëtt, dacks méi grouss wéi den Impakt vun der parasitärer Kapazitéit. Seng parasitesch Serie Induktioun wäert de Bäitrag vum Bypass-Kondensator schwächen an de Filtereffekt vum ganze Stroumsystem schwächen. Mir kënnen einfach déi geschätzte parasitär Induktioun vun enger Via mat der folgender Formel berechnen: L=5.08h[ln(4h/d)+1] wou L op d’Induktioun vun der Via bezitt, h d’Längt vun der Via ass, an d ass den Zentrum Den Duerchmiesser vum Lach. Et kann aus der Formel gesi ginn datt den Duerchmiesser vun der Via e klengen Afloss op d’Induktioun huet, an d’Längt vun der Via huet de gréissten Afloss op d’Induktioun. Nach déi uewe genannte Beispill benotzt, kann d’Induktioun vun der Via berechent ginn als: L = 5.08 × 0.050 [ln (4 × 0.050 / 0.010) + 1] = 1.015 nH. Wann d’Steigerzäit vum Signal 1ns ass, ass seng gläichwäerteg Impedanz: XL = πL / T10-90 = 3.19Ω. Esou Impedanz kann net méi ignoréiert ginn wann héich-Frequenz Strom passéieren. Besonnesch Opmierksamkeet sollt op d’Tatsaach bezuelt ginn datt de Bypass-Kondensator duerch zwee Vias muss passéieren wann Dir d’Muechtfläch an d’Buedemfläch verbënnt, sou datt d’parasitesch Induktioun vun de Vias exponentiell eropgeet.

Véiert, iwwer Design an Héich-Vitesse PCB

Duerch d’uewen Analyse vun der parasitic Charakteristiken vun vias, kënne mir gesinn, datt am héich-Vitesse PCB Design, scheinbar einfach vias bréngen oft grouss negativ Auswierkungen op Circuit Design. Fir déi negativ Auswierkunge vun de parasitären Effekter vun de Vias ze reduzéieren, kënnen déi folgend am Design gemaach ginn:

1. Vun der Perspektiv vun Käschten an Signal Qualitéit, wielt eng raisonnabel Gréisst via. Zum Beispill, fir 6-10 Layer Erënnerung Modul PCB Design, ass et besser 10/20Mil (gebuer / Pad) vias ze benotzen. Fir e puer héich-Dicht kleng-Gréisst Brieder, Dir kënnt och probéieren 8/18Mil ze benotzen. Lach. Ënnert aktuell technesch Konditiounen ass et schwéier méi kleng Vias ze benotzen. Fir Kraaft- oder Buedemvias, kënnt Dir eng méi grouss Gréisst benotzen fir d’Impedanz ze reduzéieren.

2. Déi zwou Formelen uewen diskutéiert kann ofgeschloss ginn, datt d’Benotzung vun engem dënnen PCB fir d’Reduktioun vun der zwee parasitic Parameteren vun der via.

3. Probéieren net d’Schichten vun der Signal Spure op der PCB Verwaltungsrot ze änneren, dat ass, probéieren net onnéideg vias ze benotzen.

4. D’Kraaft an d’Buedemstécker sollen an der Géigend gebohrt ginn, an d’Leedung tëscht dem Via an dem Pin soll sou kuerz wéi méiglech sinn, well se d’Induktioun erhéijen. Zur selwechter Zäit sollten d’Kraaft a Buedemleitungen esou déck wéi méiglech sinn fir d’Impedanz ze reduzéieren.

5. Place e puer Buedem vias bei der vias vun der Signal Layer fir eng déi noosten Loop fir d’Signal. Et ass souguer méiglech eng grouss Zuel vun iwwerflësseg Buedem vias op der PCB Verwaltungsrot ze Plaz. Natierlech muss den Design flexibel sinn. De virdru diskutéierte Via-Modell ass de Fall wou et Pads op all Schicht sinn. Heiansdo kënne mir d’Pads vun e puer Schichten reduzéieren oder souguer ewechhuelen. Besonnesch wann d’Dicht vu Vias ganz héich ass, kann et zu der Bildung vun enger Breakgroove féieren, déi d’Schleifen an der Kofferschicht trennt. Fir dëse Problem léisen, Nieft der Positioun vun der via Plënneren, mir kënnen och betruecht der via op der Koffer Layer ze Plaz. D’Gréisst vum Pad gëtt reduzéiert.