하나. 비아의 기본 개념

Via는 의 중요한 구성 요소 중 하나입니다. 다층 PCB, 드릴링 비용은 일반적으로 PCB 제조 비용의 30~40%를 차지합니다. 간단히 말해서 PCB의 모든 구멍을 비아라고 할 수 있습니다.

기능의 관점에서 비아는 두 가지 범주로 나눌 수 있습니다. 하나는 레이어 간의 전기적 연결에 사용됩니다. 다른 하나는 장치를 고정하거나 위치 지정하는 데 사용됩니다.

프로세스 측면에서 이러한 비아는 일반적으로 블라인드 비아, 매립 비아 및 스루 비아의 세 가지 범주로 나뉩니다. 블라인드 홀은 인쇄회로기판의 윗면과 아랫면에 위치하며 일정한 깊이를 가지고 있습니다. 그들은 표면 라인과 기본 내부 라인을 연결하는 데 사용됩니다. 구멍의 깊이는 일반적으로 특정 비율(조리개)을 초과하지 않습니다. 매설 홀은 인쇄 회로 기판의 내부 층에 위치한 연결 홀을 말하며 회로 기판의 표면까지 확장되지 않습니다. 상술한 두 종류의 홀은 회로기판의 내층에 위치하며, 적층 전 관통홀 형성 공정을 거쳐 완성되며, 비아 형성 시 여러 개의 내층이 겹칠 수 있다. 세 번째 유형은 전체 회로 기판을 관통하는 관통 구멍이라고 하며 내부 상호 연결 또는 부품 장착 위치 지정 구멍으로 사용할 수 있습니다. 쓰루 홀은 공정에서 구현하기 쉽고 비용이 저렴하기 때문에 대부분의 인쇄 회로 기판은 다른 두 가지 유형의 비어 홀 대신이를 사용합니다. 달리 명시되지 않는 한 다음 비아 홀은 비아 홀로 간주됩니다.

설계 관점에서 비아는 주로 두 부분으로 구성됩니다. 하나는 중간의 드릴 구멍이고 다른 하나는 드릴 구멍 주변의 패드 영역입니다. 이 두 부분의 크기가 비아의 크기를 결정합니다. 분명히 고속, 고밀도 PCB 설계에서 설계자는 항상 비아 홀이 작을수록 더 좋기 때문에 기판에 더 많은 배선 공간을 남길 수 있기를 바랍니다. 또한 비아홀이 작을수록 자체 기생 커패시턴스. 작을수록 고속 회로에 적합합니다. 그러나, 홀 사이즈의 감소는 비용의 증가를 가져오고, 비아의 사이즈를 무한정 축소할 수는 없다. 드릴링 및 도금과 같은 공정 기술에 의해 제한됩니다. 구멍의 깊이가 천공된 구멍 직경의 6배를 초과하면 구멍 벽이 구리로 균일하게 도금될 수 있다고 보장할 수 없습니다. 예를 들어, 일반 6층 PCB 기판의 두께(스루홀 깊이)는 약 50Mil이므로 PCB 제조업체가 제공할 수 있는 최소 드릴링 직경은 8Mil에 도달할 수 있습니다.

둘째, 비아의 기생 커패시턴스

비아 자체에는 접지에 대한 기생 커패시턴스가 있습니다. 비아의 접지층에 있는 격리 홀의 직경이 D2이고, 비아 패드의 직경이 D1이고, PCB 기판의 두께가 T이고, 기판 기판의 유전 상수가 ε인 것을 알면, 비아의 기생 커패시턴스의 크기는 대략 다음과 같습니다. C=1.41εTD1/(D2-D1) 비아의 기생 커패시턴스는 회로가 신호의 상승 시간을 연장하고 회로의 속도를 감소시킵니다. 예를 들어 두께가 50Mil인 PCB의 경우 내부 직경이 10Mil이고 패드 직경이 20Mil인 비아가 사용되고 패드와 접지 구리 영역 사이의 거리가 32Mil이면 비아를 근사화할 수 있습니다. 위의 공식을 사용하여 기생 커패시턴스는 대략 C=1.41×4.4×0.050×0.020/(0.032-0.020)=0.517pF이고, 이 커패시턴스 부분으로 인한 상승 시간 변화는 T10-90=2.2C(Z0)입니다. /2)=2.2 x0.517x(55/2)=31.28ps. 이러한 값에서 알 수 있듯이 단일 비아의 기생 커패시턴스로 인한 상승 지연의 영향은 명확하지 않지만 비아가 트레이스에서 여러 번 사용되어 레이어 간 전환이 이루어지더라도 설계자는 여전히 다음을 고려해야 합니다. 조심스럽게.

셋째, 비아의 기생 인덕턴스

유사하게, 비아의 기생 커패시턴스와 함께 기생 인덕턴스가 있습니다. 고속 디지털 회로 설계에서 비아의 기생 인덕턴스로 인한 피해는 기생 커패시턴스의 영향보다 더 큰 경우가 많습니다. 그것의 기생 직렬 인덕턴스는 바이패스 커패시터의 기여를 약화시키고 전체 전력 시스템의 필터링 효과를 약화시킵니다. 다음 공식을 사용하여 비아의 대략적인 기생 인덕턴스를 간단히 계산할 수 있습니다. L=5.08h[ln(4h/d)+1] 여기서 L은 비아의 인덕턴스, h는 비아의 길이, d 는 구멍의 중심입니다. 비아의 직경이 인덕턴스에 미치는 영향이 작고, 비아의 길이가 인덕턴스에 가장 큰 영향을 미친다는 공식을 알 수 있습니다. 위의 예를 계속 사용하여 비아의 인덕턴스는 다음과 같이 계산할 수 있습니다. L=5.08×0.050[ln(4×0.050/0.010)+1]=1.015nH. 신호의 상승 시간이 1ns인 경우 등가 임피던스는 XL=πL/T10-90=3.19Ω입니다. 이러한 임피던스는 고주파 전류가 통과할 때 더 이상 무시할 수 없습니다. 바이패스 커패시터는 전원 플레인과 접지 플레인을 연결할 때 XNUMX개의 비아를 통과해야 하므로 비아의 기생 인덕턴스가 기하급수적으로 증가한다는 사실에 특별한 주의를 기울여야 합니다.

넷째, 고속 PCB 설계를 통해

위의 비아 기생 특성 분석을 통해 고속 PCB 설계에서 겉보기에는 단순한 비아가 종종 회로 설계에 큰 부정적인 영향을 미친다는 것을 알 수 있습니다. 비아의 기생 효과로 인한 역효과를 줄이기 위해 설계에서 다음을 수행할 수 있습니다.

1. 비용 및 신호 품질 측면에서 합리적인 크기의 via를 선택합니다. 예를 들어, 6-10 레이어 메모리 모듈 PCB 설계의 경우 10/20Mil(드릴/패드) 비아를 사용하는 것이 좋습니다. 일부 고밀도 소형 보드의 경우 8/18Mil을 사용해 볼 수도 있습니다. 구멍. 현재의 기술 조건에서는 더 작은 비아를 사용하기가 어렵습니다. 전원 또는 접지 비아의 경우 더 큰 크기를 사용하여 임피던스를 줄이는 것을 고려할 수 있습니다.

2. 위에서 논의한 두 공식은 더 얇은 PCB를 사용하는 것이 비아의 두 기생 매개변수를 줄이는 데 도움이 된다는 결론을 내릴 수 있습니다.

3. PCB 보드의 신호 트레이스 레이어를 변경하지 마십시오. 즉, 불필요한 비아를 사용하지 마십시오.

4. 전원 및 접지 핀은 근처에 드릴로 뚫어야 하며 비아와 핀 사이의 리드는 인덕턴스를 증가시키므로 가능한 한 짧아야 합니다. 동시에 전원 및 접지 리드는 임피던스를 줄이기 위해 가능한 한 두꺼워야 합니다.

5. 신호에 가장 가까운 루프를 제공하기 위해 신호 레이어의 비아 근처에 접지된 비아를 배치합니다. PCB 보드에 많은 수의 중복 접지 비아를 배치하는 것도 가능합니다. 물론 디자인은 유연해야 합니다. 앞에서 설명한 비아 모델은 각 레이어에 패드가 있는 경우입니다. 때로는 일부 레이어의 패드를 줄이거나 제거할 수도 있습니다. 특히 비아의 밀도가 매우 높으면 구리 층의 루프를 분리하는 브레이크 홈이 형성될 수 있습니다. 이 문제를 해결하기 위해 비아 위치를 이동하는 것 외에도 구리 층에 비아를 배치하는 것을 고려할 수 있습니다. 패드 크기가 줄어듭니다.