एक। Vias को आधारभूत अवधारणा

Via को महत्त्वपूर्ण घटक मध्ये एक हो multilayer पीसीबी, र ड्रिलिङको लागत सामान्यतया PCB निर्माण लागतको 30% देखि 40% सम्म हुन्छ। सरल शब्दमा भन्नुपर्दा, PCB मा प्रत्येक प्वाललाई via भनिन्छ।

प्रकार्यको दृष्टिकोणबाट, वियासलाई दुई भागमा विभाजन गर्न सकिन्छ: एउटा तहहरू बीचको विद्युतीय जडानको लागि प्रयोग गरिन्छ; अर्को फिक्सिङ वा स्थिति उपकरणहरूको लागि प्रयोग गरिन्छ।

प्रक्रियाको सन्दर्भमा, यी भियाहरू सामान्यतया तीन कोटीहरूमा विभाजित हुन्छन्, अर्थात् अन्धा भियास, दफन गरिएको भियास र मार्फत। ब्लाइन्ड प्वालहरू मुद्रित सर्किट बोर्डको माथि र तल्लो सतहहरूमा अवस्थित छन् र निश्चित गहिराइ छ। तिनीहरू सतह रेखा र अन्तर्निहित भित्री रेखा जडान गर्न प्रयोग गरिन्छ। प्वालको गहिराई सामान्यतया एक निश्चित अनुपात (एपर्चर) भन्दा बढी हुँदैन। दफन गरिएको प्वालले मुद्रित सर्किट बोर्डको भित्री तहमा अवस्थित जडान प्वाललाई बुझाउँछ, जुन सर्किट बोर्डको सतहमा विस्तार हुँदैन। माथि उल्लिखित दुई प्रकारका प्वालहरू सर्किट बोर्डको भित्री तहमा अवस्थित हुन्छन्, र ल्यामिनेसन अघि प्वाल बनाउने प्रक्रियाद्वारा पूरा हुन्छन्, र मार्फत धेरै भित्री तहहरू ओभरल्याप हुन सक्छन्। तेस्रो प्रकारलाई थ्रु होल भनिन्छ, जसले सम्पूर्ण सर्किट बोर्डमा प्रवेश गर्छ र आन्तरिक इन्टरकनेक्सन वा कम्पोनेन्ट माउन्टिङ पोजिसनिङ होलको रूपमा प्रयोग गर्न सकिन्छ। किनभने प्वाइन्ट थ्रु होल प्रक्रियामा कार्यान्वयन गर्न सजिलो छ र लागत कम छ, प्रायः मुद्रित सर्किट बोर्डहरूले अन्य दुई प्रकारका प्वालहरूको सट्टा यसलाई प्रयोग गर्छन्। प्वालहरू मार्फत निम्न, अन्यथा निर्दिष्ट नभएसम्म, प्वालहरू मार्फत मानिन्छ।

डिजाइनको दृष्टिकोणबाट, ए via मुख्यतया दुई भागहरू मिलेर बनेको हुन्छ, एउटा बीचमा ड्रिल होल हो, र अर्को ड्रिल प्वालको वरिपरि प्याड क्षेत्र हो। यी दुई भागहरूको आकार मार्फत को आकार निर्धारण गर्दछ। स्पष्ट रूपमा, उच्च-गति, उच्च-घनत्व PCB डिजाइनमा, डिजाइनरहरू सधैं आशा गर्छन् कि प्वाल जति सानो छ, राम्रो छ, ताकि बोर्डमा थप तारिङ ठाउँ छोड्न सकिन्छ। थप रूपमा, मार्फत प्वाल जति सानो हुन्छ, यसको आफ्नै परजीवी क्षमता। यो सानो छ, यो उच्च गति सर्किट को लागी अधिक उपयुक्त छ। यद्यपि, प्वाल साइजको कमीले पनि लागतमा वृद्धि ल्याउँछ, र मार्फतको आकार अनिश्चित कालसम्म घटाउन सकिँदैन। यो ड्रिलिंग र प्लेटिङ जस्ता प्रक्रिया प्रविधिहरू द्वारा प्रतिबन्धित छ: प्वाल जति सानो, ड्रिल प्वाल जति लामो हुन्छ, केन्द्र स्थितिबाट विचलित गर्न सजिलो हुन्छ; र जब प्वालको गहिराई ड्रिल गरिएको प्वालको व्यासको 6 गुणा बढी हुन्छ, यो ग्यारेन्टी गर्न सकिँदैन कि प्वालको पर्खालमा तामाले समान रूपमा प्लेट गरिएको हुन सक्छ। उदाहरण को लागी, सामान्य 6-तह PCB बोर्ड को मोटाई (प्वाल गहिराई मार्फत) लगभग 50Mil छ, त्यसैले PCB निर्माताहरूले प्रदान गर्न सक्ने न्यूनतम ड्रिलिंग व्यास मात्र 8Mil पुग्न सक्छ।

दोस्रो, via को परजीवी क्षमता

via आफैमा जमीनमा परजीवी क्षमता छ। यदि यो थाहा छ कि via को भुइँ तहमा अलगाव प्वालको व्यास D2 हो, via प्याडको व्यास D1 हो, PCB बोर्डको मोटाई T हो, र बोर्ड सब्सट्रेटको डाइलेक्ट्रिक स्थिरता ε हो, via को परजीवी क्यापेसिटन्सको आकार लगभग छ: C=1.41εTD1/(D2-D1) via को परजीवी क्यापेसिटन्सले सर्किटलाई सिग्नलको वृद्धि समय लम्ब्याउन र सर्किटको गति घटाउनेछ। उदाहरण को लागी, 50Mil को मोटाई संग PCB को लागी, यदि 10Mil को भित्री व्यास र 20Mil को एक प्याड व्यास को साथ एक via प्रयोग गरिन्छ, र प्याड र ग्राउन्ड कपर क्षेत्र को बीच को दूरी 32Mil छ, तब हामी मार्फत अनुमानित गर्न सक्छौं। माथिको सूत्र प्रयोग गरेर परजीवी क्यापेसिटन्स लगभग छ: C=1.41×4.4×0.050×0.020/(0.032-0.020)=0.517pF, क्यापेसिटन्सको यो भागले गर्दा हुने वृद्धि समय परिवर्तन हो: T10-90=2.2C(Z0 /2)=2.2 x0.517x(55/2)=31.28ps। यी मानहरूबाट यो देख्न सकिन्छ कि एकल via को परजीवी क्षमताको कारणले हुने वृद्धिको ढिलाइको प्रभाव स्पष्ट छैन, यदि via ले तहहरू बीच स्विच गर्न ट्रेसमा धेरै पटक प्रयोग गरिन्छ भने, डिजाइनरले अझै विचार गर्नुपर्छ। सावधानीपूर्वक।

तेस्रो, via को परजीवी अधिष्ठापन

त्यसैगरी, वियासको परजीवी क्षमतासँगै परजीवी इन्डक्टेन्सहरू छन्। हाई-स्पीड डिजिटल सर्किटको डिजाइनमा, भियासको परजीवी इन्डक्टन्सले गर्दा हुने हानि प्राय परजीवी क्यापेसिटन्सको प्रभाव भन्दा ठूलो हुन्छ। यसको परजीवी श्रृंखला इन्डक्टन्सले बाइपास क्यापेसिटरको योगदानलाई कमजोर बनाउँछ र सम्पूर्ण पावर प्रणालीको फिल्टरिङ प्रभावलाई कमजोर बनाउँछ। हामी निम्न सूत्रको साथ via को अनुमानित परजीवी इन्डक्टन्स गणना गर्न सक्छौं: L=5.08h[ln(4h/d)+1] जहाँ L ले via को inductance लाई जनाउँछ, h via को लम्बाइ हो, र d प्वालको व्यास केन्द्र हो। यो सूत्रबाट देख्न सकिन्छ कि via को व्यास inductance मा एक सानो प्रभाव छ, र via को लम्बाई inductance मा सबैभन्दा ठूलो प्रभाव छ। अझै पनि माथिको उदाहरण प्रयोग गरेर, मार्फत को इन्डक्टन्स गणना गर्न सकिन्छ: L=5.08×0.050 [ln(4×0.050/0.010)+1]=1.015nH। यदि संकेतको वृद्धि समय 1ns हो, तब यसको बराबर प्रतिबाधा हो: XL=πL/T10-90=3.19Ω। यस्तो प्रतिबाधा अब उपेक्षा गर्न सकिँदैन जब उच्च आवृत्ति धाराहरू पास हुन्छ। पावर प्लेन र ग्राउन्ड प्लेन जडान गर्दा बाइपास क्यापेसिटरले दुईवटा भियाहरू मार्फत जानु पर्छ भन्ने तथ्यमा विशेष ध्यान दिनुपर्छ, ताकि भियासको परजीवी इन्डक्टन्स तीव्र रूपमा बढ्नेछ।

चौथो, उच्च गति पीसीबी मा डिजाइन मार्फत

Vias को परजीवी विशेषताहरु को माथिको विश्लेषण को माध्यम बाट, हामी देख्न सक्छौं कि उच्च-गति PCB डिजाइन मा, साधारण देखिने Vias अक्सर सर्किट डिजाइन मा ठूलो नकारात्मक प्रभाव ल्याउँछ। भियासको परजीवी प्रभावबाट हुने प्रतिकूल प्रभावहरूलाई कम गर्नको लागि, डिजाइनमा निम्न कार्यहरू गर्न सकिन्छ:

1. लागत र सिग्नल गुणस्तरको परिप्रेक्ष्यबाट, मार्फत उचित आकार चयन गर्नुहोस्। उदाहरण को लागी, 6-10 तह मेमोरी मोड्युल PCB डिजाइन को लागी, यो 10/20Mil (ड्रिल्ड / प्याड) vias प्रयोग गर्न राम्रो छ। केहि उच्च-घनत्व साना-आकार बोर्डहरूको लागि, तपाईं 8/18Mil प्रयोग गर्ने प्रयास गर्न सक्नुहुन्छ। प्वाल। हालको प्राविधिक अवस्थाहरूमा, यो सानो वियास प्रयोग गर्न गाह्रो छ। पावर वा ग्राउन्ड भियासको लागि, प्रतिबाधा कम गर्नको लागि तपाईले ठूलो साइज प्रयोग गर्न विचार गर्न सक्नुहुन्छ।

2. माथि छलफल गरिएका दुई सूत्रहरू निष्कर्षमा पुग्न सकिन्छ कि पातलो PCB को प्रयोग via को दुई परजीवी मापदण्डहरू कम गर्न अनुकूल छ।

3. PCB बोर्डमा सिग्नल ट्रेसहरूको तहहरू परिवर्तन नगर्ने प्रयास गर्नुहोस्, अर्थात्, अनावश्यक वियास प्रयोग नगर्ने प्रयास गर्नुहोस्।

4. पावर र ग्राउन्ड पिनहरू नजिकै ड्रिल गरिनु पर्छ, र via र पिन बीचको लिड सकेसम्म छोटो हुनुपर्छ, किनभने तिनीहरूले इन्डक्टन्स बढाउनेछन्। एकै समयमा, प्रतिबाधा कम गर्न पावर र ग्राउन्ड लिडहरू सकेसम्म मोटो हुनुपर्छ।

5. सिग्नलको लागि नजिकको लूप प्रदान गर्न सिग्नल तहको भियास नजिक केही ग्राउन्डेड भियाहरू राख्नुहोस्। PCB बोर्डमा ठूलो संख्यामा अनावश्यक ग्राउन्ड भियास राख्न पनि सम्भव छ। निस्सन्देह, डिजाइन लचिलो हुनु आवश्यक छ। पहिले छलफल गरिएको मोडेल मार्फत प्रत्येक तहमा प्याडहरू छन्। कहिलेकाहीँ, हामी केही तहहरूको प्याड घटाउन वा हटाउन सक्छौं। विशेष गरी जब वियासको घनत्व धेरै उच्च हुन्छ, यसले तामाको तहमा लुपलाई अलग गर्ने ब्रेक ग्रूभको गठन गर्न सक्छ। यस समस्याको समाधान गर्न, via को स्थिति सार्नको अतिरिक्त, हामी तामाको तहमा via राख्ने बारे पनि विचार गर्न सक्छौं। प्याड साइज घटाइएको छ।