一つ。 ビアの基本コンセプト

Viaはの重要なコンポーネントのXNUMXつです 多層PCB、および掘削のコストは通常​​、PCB製造コストの30％から40％を占めます。 簡単に言えば、PCBのすべての穴はビアと呼ぶことができます。

機能の観点から、ビアはXNUMXつのカテゴリに分類できます。XNUMXつは層間の電気接続に使用されます。 もうXNUMXつは、デバイスの固定または位置決めに使用されます。

プロセスの観点から、これらのビアは一般にXNUMXつのカテゴリ、つまりブラインドビア、埋め込みビア、およびスルービアに分類されます。 止まり穴はプリント基板の上面と下面にあり、一定の深さがあります。 これらは、サーフェスラインとその下にあるインナーラインを接続するために使用されます。 穴の深さは通常、特定の比率（開口部）を超えません。 埋め込み穴とは、プリント回路基板の内層にある接続穴のことで、回路基板の表面までは伸びていません。 上記の２種類の穴は、回路基板の内層に配置され、積層前にスルーホール形成プロセスによって完成され、ビアの形成中にいくつかの内層が重なり合う可能性がある。 XNUMX番目のタイプはスルーホールと呼ばれ、回路基板全体を貫通し、内部相互接続またはコンポーネント取り付け位置決め穴として使用できます。 スルーホールはプロセスでの実装が容易でコストが低いため、ほとんどのプリント回路基板は他のXNUMX種類のビアホールの代わりにスルーホールを使用します。 以下のビアホールは、特に指定のない限り、ビアホールと見なされます。

設計の観点から、ビアは主に6つの部分で構成され、6つは中央のドリル穴で、もう50つはドリル穴の周囲のパッド領域です。 これら8つのパーツのサイズによって、ビアのサイズが決まります。 明らかに、高速高密度PCB設計では、設計者は常にビアホールが小さいほど良いことを望んでいるため、ボード上により多くの配線スペースを残すことができます。 さらに、ビアホールが小さいほど、それ自体の寄生容量が大きくなります。 小さいほど高速回路に適しています。 ただし、穴のサイズを小さくするとコストも高くなり、ビアのサイズを無期限に小さくすることはできません。 穴あけやメッキなどのプロセス技術によって制限されます。穴が小さいほど、ドリル穴が長くなるほど、中心位置から外れやすくなります。 また、穴の深さがドリル穴の直径のXNUMX倍を超えると、穴の壁に銅を均一にめっきできるとは限りません。 たとえば、通常のXNUMX層PCBボードの厚さ（スルーホールの深さ）は約XNUMXMilであるため、PCBメーカーが提供できる最小の穴あけ直径はXNUMXMilにしか達しません。

第二に、ビアの寄生容量

ビア自体には、グランドに対する寄生容量があります。 ビアの接地層の絶縁穴の直径がD2、ビアパッドの直径がD1、PCBボードの厚さがT、ボード基板の誘電率がεであることがわかっている場合、ビアの寄生容量のサイズはおおよそ次のとおりです。C=1.41εTD1/（D2-D1）ビアの寄生容量により、回路は信号の立ち上がり時間を長くし、回路の速度を低下させます。 たとえば、厚さが50MilのPCBの場合、内径が10Mil、パッドの直径が20Milのビアを使用し、パッドと銅の接地領域の間の距離が32Milの場合、ビアを概算できます。上記の式を使用すると、寄生容量はおおよそ次のようになります。C= 1.41×4.4×0.050×0.020 /（0.032-0.020）= 0.517pF、容量のこの部分によって引き起こされる立ち上がり時間の変化は次のとおりです。T10-90= 2.2C（Z0 /2)=2.2 x0.517x（55/2）= 31.28ps。 これらの値から、単一のビアの寄生容量によって引き起こされる立ち上がり遅延の影響は明らかではありませんが、ビアをトレースで複数回使用してレイヤを切り替える場合でも、設計者は考慮する必要があることがわかります。気をつけて。

第三に、ビアの寄生インダクタンス

同様に、ビアの寄生容量とともに寄生インダクタンスがあります。 高速デジタル回路の設計では、ビアの寄生インダクタンスによって引き起こされる害は、寄生容量の影響よりも大きいことがよくあります。 その寄生直列インダクタンスは、バイパスコンデンサの寄与を弱め、電力システム全体のフィルタリング効果を弱めます。 次の式を使用して、ビアのおおよその寄生インダクタンスを簡単に計算できます。L= 5.08h [ln（4h / d）+1]ここで、Lはビアのインダクタンス、hはビアの長さ、dはビアの長さです。は中心です穴の直径。 式から、ビアの直径がインダクタンスに与える影響は小さく、ビアの長さがインダクタンスに与える影響が最も大きいことがわかります。 上記の例を引き続き使用すると、ビアのインダクタンスは次のように計算できます。L= 5.08×0.050 [ln（4×0.050 / 0.010）+1] = 1.015nH。 信号の立ち上がり時間が1nsの場合、その等価インピーダンスはXL =πL/ T10-90 =3.19Ωです。 このようなインピーダンスは、高周波電流が流れるときに無視できなくなります。 電源プレーンとグランドプレーンを接続するときにバイパスコンデンサがXNUMXつのビアを通過する必要があるため、ビアの寄生インダクタンスが指数関数的に増加することに特に注意する必要があります。

第四に、高速PCBの設計による

ビアの寄生特性の上記の分析を通して、高速PCB設計では、一見単純なビアが回路設計に大きな悪影響をもたらすことが多いことがわかります。 ビアの寄生効果によって引き起こされる悪影響を減らすために、設計で次のことを行うことができます。

1.コストと信号品質の観点から、を介して適切なサイズを選択します。 たとえば、6〜10層のメモリモジュールPCB設計の場合、10 / 20Mil（ドリル/パッド）ビアを使用することをお勧めします。 一部の高密度の小型ボードでは、8 / 18Milを使用することもできます。 穴。 現在の技術的条件下では、より小さなビアを使用することは困難です。 電源ビアまたはグランドビアの場合、インピーダンスを下げるために、より大きなサイズを使用することを検討できます。

2.上記のXNUMXつの式は、より薄いPCBを使用すると、ビアのXNUMXつの寄生パラメータを減らすのに役立つと結論付けることができます。

3. PCBボード上の信号トレースの層を変更しないようにします。つまり、不要なビアを使用しないようにします。

4.電源ピンと接地ピンは近くにドリルで穴を開け、ビアとピンの間のリード線はインダクタンスを増加させるため、できるだけ短くする必要があります。 同時に、インピーダンスを下げるために、電源とアースのリード線はできるだけ太くする必要があります。

5.信号層のビアの近くにいくつかの接地されたビアを配置して、信号に最も近いループを提供します。 PCBボード上に多数の冗長グランドビアを配置することも可能です。 もちろん、デザインは柔軟である必要があります。 前に説明したビアモデルは、各レイヤーにパッドがある場合です。 場合によっては、一部のレイヤーのパッドを減らしたり、削除したりすることもできます。 特にビアの密度が非常に高い場合、銅層のループを分離するブレークグルーブの形成につながる可能性があります。 この問題を解決するために、ビアの位置を移動することに加えて、銅層にビアを配置することも検討できます。 パッドサイズが小さくなります。