Papye sa a yon ti tan dekri yon metòd pou pwogramasyon Pkb konsepsyon règ korektè (DRC) sistèm lan. Yon fwa yo jwenn konsepsyon PCB la lè l sèvi avèk sikwi dyagram zouti jenerasyon an, DRC ka kouri jwenn nenpòt echèk ki vyole règleman yo konsepsyon PCB. Sa a dwe fè anvan pwosesis ki vin apre kòmanse, ak pwomotè a nan dèlko a sikwi dwe bay zouti DRC ki pi konsèpteur PCB ka byen fasil metrize.

Gen anpil avantaj nan ekri pwòp ou a PCB konsepsyon règ korektè. Pandan ke korektè a konsepsyon PCB se pa sa ki senp, li pa ingérable, paske nenpòt ki designer PCB abitye avèk pwogram ki deja egziste oswa lang scripting ka fè li, ak benefis yo se inestimab.

Sepandan, commercialisés zouti jeneral-bi yo souvan pa fleksib ase yo satisfè bezwen espesifik konsepsyon PCB. Kòm yon rezilta, nouvo kondisyon karakteristik yo dwe rapòte pa kliyan yo devlopè zouti DRC, ki souvan pran lajan ak tan, espesyalman si kondisyon yo toujou ap mete ajou. Erezman, pifò zouti devlopè ka bay kliyan yo yon fason fasil pou ekri DRC pwòp yo pou satisfè bezwen espesifik yo. Sepandan, zouti pwisan sa a pa lajman rekonèt oswa itilize. Atik sa a bay yon gid pratik pou jwenn pi plis nan zouti DRC.

Depi DRC dwe travèse PCB nan konsepsyon dyagram nan sikwi tout antye, ki gen ladan chak senbòl, chak PIN, chak rezo, chak atribi, ak kreye yon nimewo san limit nan dosye “akseswar” si sa nesesè. Jan sa dekri nan Seksyon 4.0, DRC ka drapo nenpòt devyasyon minè soti nan règleman konsepsyon PCB. Pou egzanp, youn nan dosye yo tache ka gen ladan tout kondansateur yo decoupling yo itilize nan konsepsyon PCB la. Si nimewo a kapasite se pi ba oswa pi wo pase espere, mak wouj yo pral mete kote liy pouvwa DV / DT pwoblèm ka rive. Fichye oksilyè sa yo ka nesesè, men yo pa nesesèman kreye pa nenpòt zouti komèsyal DRC.

Ki jan yo desine PCB règ korektè DRC la

Yon lòt avantaj nan DRC se ke li ka fasilman mete ajou akomode nouvo karakteristik konsepsyon PCB, tankou sa yo ki ka afekte règleman konsepsyon PCB. Anplis, yon fwa ou jwenn ase eksperyans nan zòn nan, gen anpil lòt karakteristik ke ou ka aplike.

Pou egzanp, si ou ka ekri DRC pwòp ou a, ou ka ekri pwòp zouti kreyasyon BOM ou a pi byen adrese bezwen itilizatè espesifik, tankou ki jan yo jwenn “pyès ki nan konpitè adisyonèl” (tankou sipò, radyatè, oswa tournevis) pou aparèy ki pa tèt yo yon pati nan baz done a dyagram sikwi. Oswa designer PCB la ka ekri pwòp Verilog netlist analyser li yo ak ase fleksibilite nan anviwònman an konsepsyon PCB, tankou ki jan yo jwenn modèl Verilog oswa dosye tan apwopriye pou yon aparèy patikilye. An reyalite, paske DRC travèse tout dyagram sikwi konsepsyon PCB la, li posib pou rasanble tout enfòmasyon valab pou pwodiksyon simulation ak / oswa BOM ki nesesè pou konsepsyon PCB Verilog analiz netlist la.

Li ta yon detire yo diskite sou sijè sa yo san yo pa bay nenpòt ki kòd pwogram, se konsa nou pral sèvi ak yon sikwi dyagram zouti Rekipere kòm yon egzanp. Atik sa a sèvi ak Mentor Graphics konpayi yo devlope ViewDraw zouti tache ak liy lan pwodwi nan kousinen-Designer. Anplis de sa, nou itilize zouti ViewBase a, ki se yon bibliyotèk woutin C senplifye ki ka rele pou jwenn aksè nan baz done ViewDraw la. Avèk zouti ViewBase, konsèpteur PCB yo ka fasilman ekri zouti DRC konplè ak efikas pou ViewDraw nan C / C. Li enpòtan sonje ke prensip debaz yo diskite isit la aplike nan nenpòt lòt zouti PCB schematic.

Dosye a opinyon

Anplis baz done dyagram sikwi a, DRC bezwen tou dosye opinyon ki ka dekri sitiyasyon espesifik, tankou non yon rezo pouvwa lejitim ki konekte otomatikman ak avyon pouvwa a. Pou egzanp, si rezo a POWER yo rele POWER, se avyon an POWER otomatikman konekte nan avyon an POWER lè l sèvi avèk yon aparèy pake back-end (jan sa aplikab a ViewDrawpcbfwd). Sa ki anba la a se yon lis dosye opinyon ki dwe mete yo nan yon kote mondyal fiks pou ke DRC ka otomatikman jwenn ak li, ak Lè sa a, sove enfòmasyon sa a intern nan DRC nan tan kouri.

Gen kèk senbòl ki dwe gen pin kòd ekstèn paske yo pa konekte ak kouch kòd regilye pouvwa a. Pou egzanp, ECL aparèy VCC broch yo swa ki konekte nan VCC a oswa tè; PIN VEE li yo ka konekte nan tè oswa avyon an -5.0V. Anplis de sa, PIN kòd la pouvwa tou dwe konekte nan filtre a anvan yo rive kouch nan kòd pouvwa.

Yon PIN kab pouvwa pa nòmalman tache ak yon senbòl aparèy. Olye de sa, yon pwopriyete senbòl la (yo rele SIGNAL isit la) dekri ki PIN se yon pouvwa oswa PIN tè ak dekri non rezo a ki PIN la ta dwe konekte.

SIYAL = VCC: 10

SIYAL = TÈ: 20

DRC ka li pwopriyete sa a epi asire ke non rezo a estoke nan dosye legal_pwr_net_name la. Si non rezo a pa enkli nan legal_pwr_net_name, PIN pouvwa a pa pral konekte ak avyon pouvwa a, ki se yon pwoblèm grav.

File legal_pwr_net_name Si ou vle. Dosye sa a gen tout non rezo legal siyal POUVWA yo, tankou VCC, V3_3P, ak VDD. Nan zouti Layout PCB / routage, non yo bezwen ka sansib. Anjeneral, VCC pa menm ak VCC oswa VCC. VCC ka 5.0V ekipman pou pouvwa ak V3_3P ka 3.3V ekipman pou pouvwa.

Legal_pwr_net_name nan dosye se si ou vle, paske dosye konfigirasyon aparèy la enkapsulasyon backend dwe anjeneral gen yon seri non rezo ki valab kab pouvwa. Si CadencePCB yo itilize nan konsepsyon Allegro zouti fil elektrik Sistèm ‘, non an dosye PCBFWD se Allegro.cfg e li gen paramèt sa yo antre:

TÈ: VSS CGND GND TÈ

Ekipman pou pouvwa: VCC VDD VEE V3_3P V2_5P 5V 12V

Si DRC te kapab li dosye allegro.cfg la dirèkteman olye de legal_pwr_net_name, li ta jwenn pi bon rezilta (sètadi mwens chans pou entwodwi erè).