Šajā rakstā īsi aprakstīta programmēšanas metode PCB dizaina noteikumu pārbaudītāja (KDR) sistēma. Kad PCB dizains ir iegūts, izmantojot shēmas ģenerēšanas rīku, var palaist DRC, lai atrastu visas kļūdas, kas pārkāpj PCB projektēšanas noteikumus. Tas jādara pirms turpmākās apstrādes sākuma, un ķēdes ģeneratora izstrādātājam ir jānodrošina DRC rīki, kurus lielākā daļa PCB dizaineru var viegli apgūt.

Rakstot savu PCB dizaina noteikumu pārbaudītāju, ir daudz priekšrocību. Lai gan PCB dizaina pārbaudītājs nav tik vienkāršs, tas nav nevaldāms, jo jebkurš PCB dizaineris, kas pārzina esošās programmēšanas vai skriptu valodas, to var izdarīt, un ieguvumi ir nenovērtējami.

Tomēr tirgotie universālie instrumenti bieži vien nav pietiekami elastīgi, lai apmierinātu īpašas PCB dizaina vajadzības. Rezultātā klientiem par jaunām funkciju prasībām ir jāziņo KDR rīku izstrādātājiem, kas bieži vien prasa naudu un laiku, it īpaši, ja prasības tiek pastāvīgi atjauninātas. Par laimi, lielākā daļa rīku izstrādātāju var piedāvāt saviem klientiem vienkāršu veidu, kā uzrakstīt savu KDR, lai apmierinātu viņu īpašās vajadzības. Tomēr šis spēcīgais rīks nav plaši atzīts vai izmantots. Šajā rakstā sniegts praktisks ceļvedis, lai maksimāli izmantotu KDR rīkus.

Tā kā KDR ir jāšķērso PCB, lai izstrādātu visu shēmu, ieskaitot katru simbolu, katru tapu, katru tīklu, katru atribūtu un vajadzības gadījumā izveidotu neierobežotu skaitu “piederumu” failu. Kā aprakstīts 4.0. Sadaļā, KDR var atzīmēt visas nelielas novirzes no PCB projektēšanas noteikumiem. Piemēram, vienā no pievienotajiem failiem var būt visi PCB dizainā izmantotie atvienošanas kondensatori. Ja kapacitātes skaitlis ir mazāks vai lielāks par paredzēto, vietās, kur var rasties problēmas ar elektrolīnijas DV/DT, tiks novietotas sarkanas zīmes. Šie papildu faili var būt nepieciešami, taču tos ne vienmēr izveido kāds komerciāls KDR rīks.

Kā izveidot PCB noteikumu pārbaudītāju KDR

Vēl viena KDR priekšrocība ir tā, ka to var viegli atjaunināt, lai pielāgotos jaunām PCB dizaina iezīmēm, piemēram, tām, kas var ietekmēt PCB dizaina noteikumus. Turklāt, tiklīdz esat ieguvis pietiekamu pieredzi šajā jomā, varat ieviest daudzas citas funkcijas.

Piemēram, ja jūs varat rakstīt savu KDR, varat uzrakstīt savu BOM izveides rīku, lai labāk apmierinātu konkrētas lietotāju vajadzības, piemēram, kā iegūt “papildu aparatūru” (piemēram, kontaktligzdas, radiatorus vai skrūvgriežus) ierīcēm, kuras nav paši ir daļa no shēmas shēmas datu bāzes. Vai arī PCB dizaineris var uzrakstīt savu Verilog netlist analizatoru ar pietiekamu elastību PCB dizaina vidē, piemēram, kā iegūt Verilog modeļus vai laika failus, kas piemēroti konkrētai ierīcei. Faktiski, tā kā KDR šķērso visu PCB konstrukcijas shēmu, ir iespējams savākt visu derīgo informāciju, lai izvadītu simulāciju un/vai BOM, kas nepieciešama PCB dizaina Verilog tīkla saraksta analīzei.

Būtu sarežģīti apspriest šīs tēmas, nesniedzot nekādu programmas kodu, tāpēc kā piemēru izmantosim shēmas diagrammas izgūšanas rīku. Šajā rakstā tiek izmantota kompānija Mentor Graphics, lai izstrādātu rīku ViewDraw, kas pievienots PADS-Designer produktu līnijai. Turklāt mēs izmantojām rīku ViewBase, kas ir vienkāršota C ikdienas bibliotēka, kuru var izsaukt, lai piekļūtu ViewDraw datu bāzei. Izmantojot ViewBase rīku, PCB dizaineri var viegli rakstīt pilnīgus un efektīvus DRC rīkus ViewDraw C/C. It is important to note that the basic principles discussed here apply to any other PCB schematic tool.

Ievades fails

Papildus shēmas datu bāzei KDR ir nepieciešami arī ievades faili, kas var aprakstīt konkrētas situācijas, piemēram, likumīga elektrotīkla nosaukums, kas automātiski pievienots jaudas plaknei. Piemēram, ja POWER tīklu sauc par POWER, POWER plakne tiek automātiski savienota ar POWER plakni, izmantojot aizmugures pakotnes ierīci (atbilstoši ViewDrawpcbfwd). Tālāk ir sniegts ievades failu saraksts, kas jāievieto noteiktā globālā vietā, lai KDR varētu automātiski atrast un lasīt, un pēc tam šo informāciju iekšēji saglabāt KDR izpildes laikā.

Dažiem simboliem jābūt ar ārējiem strāvas vada tapām, jo ​​tie nav savienoti ar parasto strāvas vada slāni. Piemēram, ECL ierīces VCC tapas ir savienotas ar VCC vai GROUND; Tās VEE tapu var savienot ar GROUND vai -5.0V plakni. Turklāt strāvas vada tapu var arī pievienot filtram, pirms tas sasniedz barošanas vada slāni.

Strāvas kabeļa tapa parasti nav pievienota ierīces simbolam. Tā vietā simbola īpašums (šeit to sauc par SIGNAL) apraksta, kura tapa ir strāvas vai zemējuma tapa, un apraksta tīkla nosaukumu, kuram piespraude jāpievieno.

SIGNĀLS = VCC: 10

SIGNĀLS = PAMATS: 20

KDR var izlasīt šo īpašumu un nodrošināt, ka tīkla nosaukums tiek saglabāts failā legal_pwr_net_name. Ja tīkla nosaukums nav iekļauts legal_pwr_net_name, kontaktdakša netiks pievienota strāvas plaknei, kas ir nopietna problēma.

Fails legal_pwr_net_name Pēc izvēles. Šajā failā ir visi POWER signālu tīkla nosaukumi, piemēram, VCC, V3_3P un VDD. PCB izkārtojuma/maršrutēšanas rīkos nosaukumos jābūt reģistrjutīgam. Parasti VCC nav tas pats, kas VCC vai VCC. VCC var būt 5.0 V barošanas avots un V3_3P var būt 3.3 V barošanas avots.

Fails legal_pwr_net_name nav obligāts, jo aizmugures iekapsulēšanas ierīces konfigurācijas failā parasti ir jābūt derīgu barošanas kabeļu tīklu nosaukumu kopai. Ja CadencePCB tiek izmantots, lai izstrādātu Sistēmu Allegro elektroinstalācijas rīku, PCBFWD faila nosaukums ir Allegro.cfg, un tam ir šādi ievades parametri:

PAMATS: VSS CGND GND GROUND

Barošanas avots: VCC VDD VEE V3_3P V2_5P 5V 12V

Ja KDR varētu lasīt allegro.cfg failu tieši, nevis legal_pwr_net_name, tas iegūtu labākus rezultātus (ti, mazāk iespēju ieviest kļūdas).