産業、科学、および医療用無線周波数（ISM-RF）製品の多数のアプリケーションケースは、 プリント回路基板 これらの製品のレイアウトには、さまざまな欠陥がありがちです。同じICがXNUMXつの異なる回路基板に取り付けられていると、パフォーマンスインジケータが大幅に異なることに気付くことがよくあります。 Variations in operating conditions, harmonic radiation, anti-interference ability, and start-up time can explain the importance of circuit board layout in a successful design.

This article lists the various design omissions, discusses the causes of each failure, and provides suggestions on how to avoid these design defects. この論文では、例として、fr-4誘電体、厚さ0.0625インチのXNUMX層PCB、回路基板の接地。 Operating in different frequency bands between 315MHz and 915MHz, Tx and Rx power between -120dbm and +13dBm.

インダクタンス方向

XNUMXつのインダクタ（またはXNUMXつのPCBライン）が互いに近接している場合、相互インダクタンスが発生します。 The magnetic field generated by the current in the first circuit excites the current in the second circuit (Figure 1). This process is similar to the interaction between the primary and secondary coils of a transformer. When two currents interact through a magnetic field, the voltage generated is determined by mutual inductance LM:

ここで、YBは回路Bに注入されたエラー電圧、IAは回路Aに作用する電流1です。 LMは、回路間隔、インダクタンスループ面積（つまり、磁束）、およびループ方向に非常に敏感です。 Therefore, the best balance between compact circuit layout and reduced coupling is the correct alignment of all inductors in the direction.

FIG. 1. It can be seen from magnetic field lines that mutual inductance is related to inductance alignment direction

The direction of circuit B is adjusted so that its current loop is parallel to the magnetic field line of circuit A. この目的のために、互いに可能な限り垂直に、低電力FSKスーパーヘテロダインレシーバー評価（EV）ボード（MAX7042EVKIT）の回路レイアウトを参照してください（図2）。 The three inductors on the board (L3, L1 and L2) are very close to each other, and their orientation at 0°, 45° and 90° helps to reduce mutual inductance.

図2つの異なるPCBレイアウトが示されています。一方は要素が間違った方向に配置されており（L1とL3）、もう一方はより適切です。

要約すると、次の原則に従う必要があります。

インダクタンスの間隔は可能な限り広くする必要があります。

インダクタは、インダクタ間のクロストークを最小限に抑えるために直角に配置されています。

カップリングをリードする

インダクタの向きが磁気結合に影響を与えるのと同様に、リードが互いに近すぎる場合は結合も影響します。 この種のレイアウトの問題は、いわゆる相互感覚も生み出します。 RF回路の最も懸念される問題のXNUMXつは、入力マッチングネットワーク、受信機の共振チャネル、送信機のアンテナマッチングネットワークなど、システムの敏感な部分の配線です。

戻り電流経路は、放射磁場を最小限に抑えるために、主電流経路にできるだけ近づける必要があります。 This arrangement helps to reduce the current loop area. 戻り電流の理想的な低抵抗経路は、通常、リードの下の接地領域です。ループ領域を、誘電体の厚さにリードの長さを掛けた領域に効果的に制限します。 ただし、グラウンド領域が分割されると、ループ領域が増加します（図3）。 For leads passing through the split region, the return current will be forced through the high resistance path, greatly increasing the current loop area. This arrangement also makes circuit leads more susceptible to mutual inductance.

図3.完全な大面積接地はシステムパフォーマンスの向上に役立ちます

実際のインダクタの場合、リード方向も磁場結合に大きな影響を及ぼします。 敏感な回路のリード線を互いに近づける必要がある場合は、結合を減らすためにリード線を垂直に揃えるのが最善です（図4）。 If vertical alignment is not possible, consider using a guard line. 保護ワイヤーの設計については、以下の接地および充填処理のセクションを参照してください。

Figure 4. Similar to Figure 1, shows the possible coupling of magnetic field lines.

To sum up, the following principles should be followed when the plate is distributed:

Complete grounding should be ensured below the lead.

Sensitive leads should be arranged vertically.

If the leads must be arranged in parallel, ensure adequate spacing or use guard wires.

Grounding via

RF回路レイアウトの主な問題は、通常、回路コンポーネントとそれらの相互接続を含む、回路の次善の特性インピーダンスです。 薄い銅コーティングが施されたリードは、インダクタンスワイヤと同等であり、近くの他のリードと分散容量を形成します。 リードは、穴を通過するときにインダクタンスと容量の特性も示します。

The through-hole capacitance mainly comes from the capacitance formed between the copper cladding on the side of the through-hole pad and the copper cladding on the ground, separated by a fairly small ring. Another influence comes from the cylinder of the metal perforation itself. 寄生容量の影響は一般に小さく、通常は高速デジタル信号のエッジ変動のみを引き起こします（これについてはこのペーパーでは説明しません）。

スルーホールの最大の影響は、対応する相互接続モードによって引き起こされる寄生インダクタンスです。 Because most metal perforations in RF PCB designs are the same size as lumped components, the effect of electrical perforations can be estimated using a simple formula (FIG. 5) :

Where, LVIA is lumped inductance through hole; H is the height of the throughhole, in inches; Dは、スルーホールの直径（インチ2）です。

プリントボードのPCBレイアウトにおけるさまざまな欠陥を回避する方法

FIG. 5. PCB cross section used to estimate parasitic effects on through-hole structures

The parasitic inductance often has a great influence on the connection of bypass capacitors. 理想的なバイパスコンデンサは、供給ゾーンと地層の間に高周波短絡を提供しますが、非理想的な貫通穴は、地層と供給ゾーンの間の低感度パスに影響を与える可能性があります。 A typical PCB through hole (d = 10 mil, h = 62.5 mil) is approximately equivalent to a 1.34nH inductor. ISM-RF製品の特定の動作周波数を考えると、スルーホールは、共振チャネル回路、フィルター、マッチングネットワークなどの敏感な回路に悪影響を与える可能性があります。

πタイプのネットワークのXNUMXつのアームなど、敏感な回路が穴を共有する場合、他の問題が発生します。 例えば、塊状インダクタンスに相当する理想的な穴を配置することにより、同等の回路図は、元の回路設計とはかなり異なる（図６）。 As with crosstalk of common current path 3, resulting in increased mutual inductance, increased crosstalk and feed-through.

How to avoid PCB design problems

図6.理想的なアーキテクチャと非理想的なアーキテクチャ。回路には潜在的な「信号パス」があります。

To sum up, circuit layout should follow the following principles:

Ensure modeling of through-hole inductance in sensitive areas.

The filter or matching network uses independent through-holes.

Note that a thinner PCB copper-clad will reduce the effect of parasitic inductance through the hole.

リードの長さ

Maxim ISM-RF製品データでは、損失と放射を最小限に抑えるために、可能な限り短い高周波入力および出力リードを使用することが推奨されることがよくあります。 一方、このような損失は通常、理想的ではない寄生パラメータによって引き起こされるため、寄生インダクタンスと容量の両方が回路レイアウトに影響を与え、可能な限り短いリードを使用すると寄生パラメータを減らすのに役立ちます。 Typically, a 10 mil wide PCB lead with a distance of 0.0625in… From a FR4 board produces an inductance of approximately 19nH/in and a distributed capacitance of approximately 1pF/in. 20nHのインダクタと3pFのコンデンサを備えたLAN /ミキサー回路の場合、回路とコンポーネントのレイアウトが非常にコンパクトな場合、実効コンポーネント値は大きく影響を受けます。

Ipc-d-317a4 in ‘Institute for Printed Circuits’ provides an industry standard equation for estimating various impedance parameters of microstrip PCB. このドキュメントは、2003年にIPC-2251 5に置き換えられました。これは、さまざまなPCBリードのより正確な計算方法を提供します。 Online calculators are available from a variety of sources, most of which are based on equations provided by IPC-2251. The Electromagnetic Compatibility Lab at Missouri Institute of Technology provides a very practical method for calculating PCB lead impedance 6.

The accepted criteria for calculating the impedance of microstrip lines are:

式において、εｒは誘電体の誘電率であり、ｈは層からのリードの高さであり、Ｗはリードの幅であり、Ｔはリードの厚さである（図７）。 w / hが0.1〜2.0、εrが1〜15の場合、この式の計算結果は非常に正確です。

Figure 7. This figure is a PCB cross section (similar to Figure 5) and represents the structure used to calculate the impedance of a microstrip line.

In order to evaluate the effect of lead length, it is more practical to determine the detuning effect of ideal circuit by lead parasitical parameters. この例では、漂遊容量とインダクタンスについて説明します。 The standard equation of characteristic capacitance for microstrip lines is:

同様に、特性インダクタンスは、上記の式を使用して次の式から計算できます。

たとえば、PCBの厚さが0.0625インチであると仮定します。 （h = 62.5 mil）、1オンスの銅被覆鉛（t = 1.35 mil）、0.01インチ。 （w = 10 mil）、およびFR-4ボード。 FR-4のεRは通常4.35ファラッド/ m（F / m）ですが、4.0F / mから4.7F / mの範囲であることに注意してください。 この例で計算された固有値は、Z0 =134ω、C0 = 1.04pF / in、L0 = 18.7nH / inです。

AN ISM-RF設計の場合、ボード上のリードのレイアウト長が12.7mm（0.5in）の場合、約0.5pFおよび9.3nHの寄生パラメータが生成される可能性があります（図8）。 このレベルの寄生パラメータが受信機の共振チャネルに及ぼす影響（LC積の変動）により、315MHz±2％または433.92mhz±3.5％の変動が生じる可能性があります。 リードの寄生効果による追加の容量とインダクタンスにより、315MHzの発振周波数のピークは312.17mhzに達し、433.92mhzの発振周波数のピークは426.6mhzに達します。

Another example is the resonant channel of Maxim’s superheterodyne receiver (MAX7042). The recommended components are 1.2pF and 30nH at 315MHz; At 433.92MHz, it is 0pF and 16nH. 次の式を使用して、共振回路の発振周波数を計算します。

プレートの共振回路の評価には、パッケージとレイアウトの寄生効果を含める必要があります。7.3MHzの共振周波数を計算する場合、寄生パラメータはそれぞれ7.5PFと315PFです。 LC積は一括容量を表すことに注意してください。

要約すると、次の原則に従う必要があります。

リードはできるだけ短くしてください。

キー回路をデバイスのできるだけ近くに配置します。

主要なコンポーネントは、実際のレイアウトの寄生に応じて補正されます。

接地および充填処理

The grounding or power layer defines a common reference voltage that supplies power to all parts of the system through a low resistance path. このようにすべての電界を均等化すると、優れたシールドメカニズムが得られます。

直流は常に低抵抗経路に沿って流れる傾向があります。 同様に、高周波電流は抵抗が最も低い経路を優先的に流れます。 So, for a standard PCB microstrip line above the formation, the return current tries to flow into the ground region directly below the lead. As described in the lead coupling section above, the cut ground area introduces various noises that increase crosstalk either through magnetic field coupling or by converging currents (Figure 9).

プリントボードのPCBレイアウトにおけるさまざまな欠陥を回避する方法

FIG. 9. Keep the formation intact as much as possible, otherwise the return current will cause crosstalk.

Filled ground, also known as guard lines, is commonly used in circuits where continuous grounding is difficult to lay or where shielding sensitive circuits is required (FIG. 10). The shielding effect can be increased by placing grounding holes (i.e. hole arrays) at both ends of the lead or along the lead. 8. ガードワイヤーを、戻り電流経路を提供するように設計されたリードと混合しないでください。 この配置により、クロストークが発生する可能性があります。

プリントボードのPCBレイアウトにおけるさまざまな欠陥を回避する方法

図。 10. RFシステムの設計では、特に銅の被覆が必要な場合は、銅で覆われたワイヤーが浮かないようにする必要があります。

銅で覆われた領域は、接地（フローティング）されていないか、片方の端だけが接地されているため、その効果が制限されます。 In some cases, it can cause unwanted effects by forming parasitic capacitance that changes the impedance of the surrounding wiring or creates a “latent” path between circuits. 要するに、一定のめっき厚さを確保するために、銅のクラッド（非回路信号配線）が回路基板上に配置されている場合。 銅で覆われた領域は回路設計に影響を与えるため、避ける必要があります。

最後に、アンテナの近くの地面領域の影響を必ず考慮してください。 モノポールアンテナには、システム平衡の一部として接地領域、配線、および穴があり、非理想的な平衡配線は、アンテナの放射効率と方向に影響を与えます（放射テンプレート）。 Therefore, the ground area should not be placed directly below the monopole PCB lead antenna.

要約すると、次の原則に従う必要があります。

可能な限り、連続的で低抵抗の接地ゾーンを提供します。

充填ラインの両端は接地されており、可能な限り貫通穴アレイが使用されています。

RF回路の近くに銅被覆ワイヤーを浮かせたり、RF回路の周りに銅を敷いたりしないでください。

回路基板に複数の層が含まれている場合は、信号ケーブルが一方の側からもう一方の側に通過するときに、グラウンドスルーホールを敷設するのが最適です。

過剰な結晶容量

Parasitic capacitance will cause the crystal frequency to deviate from the target value 9. したがって、クリスタルピン、パッド、ワイヤ、またはRFデバイスへの接続の浮遊容量を減らすために、いくつかの一般的なガイドラインに従う必要があります。

次の原則に従う必要があります。

クリスタルとRFデバイス間の接続はできるだけ短くする必要があります。

配線はできるだけ離してください。

シャント寄生容量が大きすぎる場合は、水晶の下の接地領域を取り外してください。

平面配線インダクタンス

Planar wiring or PCB spiral inductors are not recommended. Typical PCB manufacturing processes have certain inaccuracies, such as width and space tolerances, which greatly affect the accuracy of component values. したがって、ほとんどの制御された高Qインダクタは巻線タイプです。 次に、多層セラミックインダクタを選択できます。多層チップコンデンサのメーカーもこの製品を提供しています。 それにもかかわらず、一部の設計者は、必要なときにスパイラルインダクタを選択します。 The standard formula for calculating planar spiral inductance is usually Wheeler’s formula 10:

ここで、aはコイルの平均半径（インチ単位）です。 Nはターン数です。 Cは、コイルコア（router-rinner）の幅（インチ単位）です。 コイルcが0.2a11の場合、計算方法の精度は5％以内です。

正方形、六角形、またはその他の形状の単層スパイラルインダクタを使用できます。 集積回路ウェーハの平面インダクタンスをモデル化するための非常に優れた近似値を見つけることができます。 この目標を達成するために、標準のWheelerの式を修正して、小さいサイズと正方形のサイズ12に適した平面インダクタンス推定方法を取得します。

ここで、ρは充填率です。 Nは巻数、dAVGは平均直径です。 正方形のらせんの場合、K1 = 2.36、K2 = 2.75。

このタイプのインダクタの使用を避ける理由はたくさんありますが、通常、スペースの制限によりインダクタンス値が低下します。 The main reasons for avoiding planar inductors are limited geometry and poor control of critical dimensions, which makes it impossible to predict inductor values. さらに、実際のインダクタンス値はPCBの製造中に制御するのが難しく、インダクタンスは回路の他の部分にノイズを結合する傾向もあります。