Vill Uwendungsfäll vun industriellen, wëssenschaftlechen a medizinesche Radiofrequenz (ISM-RF) Produkter weisen datt gedréckt Circuit Verwaltungsrot Layout vun dëse Produkter ass ufälleg fir verschidde Mängel.D’Leit fannen dacks datt dee selwechten IC op zwee verschiddene Circuitboards installéiert ass, d’Leeschtungsindikatoren wesentlech anescht sinn. Variations in operating conditions, harmonic radiation, anti-interference ability, and start-up time can explain the importance of circuit board layout in a successful design.

This article lists the various design omissions, discusses the causes of each failure, and provides suggestions on how to avoid these design defects. An dësem Pabeier, fr-4 dielektresch, 0.0625in Dicke Duebelschicht PCB als Beispill, de Circuit Board Äerd. Operating in different frequency bands between 315MHz and 915MHz, Tx and Rx power between -120dbm and +13dBm.

Induktanzrichtung

Wann zwee Induktoren (oder souguer zwou PCB Linnen) no beieneen sinn, fënnt géigesäiteg Induktanz optrieden. The magnetic field generated by the current in the first circuit excites the current in the second circuit (Figure 1). This process is similar to the interaction between the primary and secondary coils of a transformer. When two currents interact through a magnetic field, the voltage generated is determined by mutual inductance LM:

Wou, YB d’Fehlerspannung, déi an de Circuit B injizéiert gëtt, IA den Stroum 1 ass, deen um Circuit A. handelt LM is very sensitive to circuit spacing, inductance loop area (i.e., magnetic flux), and loop direction. Therefore, the best balance between compact circuit layout and reduced coupling is the correct alignment of all inductors in the direction.

FIG. 1. It can be seen from magnetic field lines that mutual inductance is related to inductance alignment direction

The direction of circuit B is adjusted so that its current loop is parallel to the magnetic field line of circuit A. Fir dësen Zweck, sou senkrecht wéi méiglech mateneen, kuckt w.e.g. op de Circuit Layout vum FSK Superheterodyne Empfänger Bewäertung (EV) Board (MAX7042EVKIT) (Bild 2). The three inductors on the board (L3, L1 and L2) are very close to each other, and their orientation at 0°, 45° and 90° helps to reduce mutual inductance.

Figur 2. Zwee verschidde PCB Layouten ginn ugewise, eng vun deenen huet d’Elementer an déi falsch Richtung arrangéiert (L1 a L3), während déi aner méi gëeegent ass.

To sum up, the following principles should be followed:

Den Induktanzabstand sollt sou wäit wéi méiglech sinn.

Induktoren sinn a richtege Wénkel arrangéiert fir Crosstalk tëscht Induktoren ze minimiséieren.

Féiert d’Kupplung

Just wéi d’Orientéierung vun Induktoren d’Magnéitkupplung beaflosst, sou och d’Kupplung wann d’Leaders ze no beieneen sinn. Dës Zort Layoutprobleem produzéiert och wat géigesäiteg Sensatioun nennt. Ee vun de betraffste Probleemer vum RF Circuit ass d’Verdrahtung vu sensiblen Deeler vum System, sou wéi den Input passende Netzwierk, Resonanzkanal vum Empfänger, Antennen passende Netz vum Sender, etc.

The return current path should be as close to the main current path as possible to minimize the radiation magnetic field. This arrangement helps to reduce the current loop area. Den ideale nidderegen Widderstandswee fir de Retourstroum ass normalerweis d’Grondregioun ënner der Leedung – effektiv limitéiert d’Schleifberäich op eng Regioun wou d’Dicke vum Dielektrik mat der Längt vum Lead multiplizéiert gëtt. Wéi och ëmmer, wann d’Buedregioun opgespléckt ass, erhéicht d’Loopberäich (Figur 3). For leads passing through the split region, the return current will be forced through the high resistance path, greatly increasing the current loop area. This arrangement also makes circuit leads more susceptible to mutual inductance.

Figur 3. Komplett grousst Gebitt Buedemung hëlleft d’Systemleistung ze verbesseren

Fir en aktuellen Induktor huet d’Féierrichtung och e wesentlechen Effekt op d’Magnéitfeldkupplung. Wann d’Leedunge vun engem sensiblen Circuit no beienee musse sinn, ass et am beschten d’Leads vertikal ausriichten fir d’Kupplung ze reduzéieren (Figur 4). If vertical alignment is not possible, consider using a guard line. For protection wire design, please refer to the grounding and filling treatment section below.

Figure 4. Similar to Figure 1, shows the possible coupling of magnetic field lines.

To sum up, the following principles should be followed when the plate is distributed:

Complete grounding should be ensured below the lead.

Sensitive leads should be arranged vertically.

If the leads must be arranged in parallel, ensure adequate spacing or use guard wires.

Grounding via

Den Haaptprobleem mam RF Circuit Layout ass normalerweis déi suboptimal charakteristesch Impedanz vum Circuit, inklusiv de Circuit Komponenten an hir Verbindungen. De Lead mat enger dënnem Kupferbeschichtung ass gläichwäerteg mam Induktanzdraad a bildt eng verdeelt Kapazitanz mat anere Leads an der Ëmgéigend. De Lead weist och Induktanz a Kapazitanzseigenschaften aus wéi se duerch d’Lach geet.

The through-hole capacitance mainly comes from the capacitance formed between the copper cladding on the side of the through-hole pad and the copper cladding on the ground, separated by a fairly small ring. Another influence comes from the cylinder of the metal perforation itself. Den Effekt vun der parasitärer Kapazitanz ass allgemeng kleng a verursaacht normalerweis nëmme Randvariatioun an Héichgeschwindegkeet digital Signaler (wat net an dësem Pabeier diskutéiert gëtt).

De gréissten Effekt vum Duerchmiesser ass déi parasitär Induktanz verursaacht duerch den entspriechenden Verbindungsmodus. Because most metal perforations in RF PCB designs are the same size as lumped components, the effect of electrical perforations can be estimated using a simple formula (FIG. 5) :

Where, LVIA is lumped inductance through hole; H is the height of the throughhole, in inches; D ass den Duerchmiesser vum Duerchmiesser, an Zoll 2.

How to avoid various defects in PCB layout of printed boards

FIG. 5. PCB cross section used to estimate parasitic effects on through-hole structures

The parasitic inductance often has a great influence on the connection of bypass capacitors. Ideal Contournementskondensatoren liwweren Héichfrequenz Kuerzschlëssel tëscht der Versuergungszon an der Formatioun, awer net-ideal Duerchgäng kënnen d’Low-Sensitivitéitswee tëscht der Formatioun an der Versuergungszon beaflossen. A typical PCB through hole (d = 10 mil, h = 62.5 mil) is approximately equivalent to a 1.34nH inductor. Given the specific operating frequency of the ISM-RF product, the through-holes can adversely affect sensitive circuits such as resonant channel circuits, filters, and matching networks.

Aner Probleemer entstinn wann empfindlech Circuiten Lächer deelen, sou wéi déi zwee Waffen vun engem π -Typ Netzwierk. Zum Beispill, andeems en en idealt Lach gläichwäerteg mat klumpen Induktanz plazéiert, ass d’Äquivalent Schematik ganz anescht wéi den originelle Circuit Design (FIG. 6). As with crosstalk of common current path 3, resulting in increased mutual inductance, increased crosstalk and feed-through.

How to avoid PCB design problems

Figur 6. Ideal vs. net-ideal Architekturen, et gi potenziell “Signalweeër” am Circuit.

To sum up, circuit layout should follow the following principles:

Ensure modeling of through-hole inductance in sensitive areas.

The filter or matching network uses independent through-holes.

Note that a thinner PCB copper-clad will reduce the effect of parasitic inductance through the hole.

D’Längt vum Lead

Maxim ISM-RF Produktdaten empfeelen dacks déi kierzst méiglech Héichfrequenz Input an Output ze benotzen fir Verloschter a Stralung ze minimiséieren. Op der anerer Säit ginn esou Verloschter normalerweis verursaacht vun net-ideale parasitesche Parameteren, sou datt béid parasitär Induktanz wéi och d’Kapazitanz de Circuit Layout beaflossen, a mat der kuerststméiglecher Leedung hëlleft d’Parasitparameter ze reduzéieren. Typically, a 10 mil wide PCB lead with a distance of 0.0625in… From a FR4 board produces an inductance of approximately 19nH/in and a distributed capacitance of approximately 1pF/in. Fir e LAN/ Mischer Circuit mat engem 20nH Induktor an engem 3pF Kondensator, gëtt den effektiven Komponentwäert staark beaflosst wann de Circuit a Komponent Layout ganz kompakt sinn.

Ipc-d-317a4 in ‘Institute for Printed Circuits’ provides an industry standard equation for estimating various impedance parameters of microstrip PCB. Dëst Dokument gouf am Joer 2003 duerch IPC-2251 5 ersat, wat eng méi korrekt Berechnungsmethod fir verschidde PCB Leads bitt. Online calculators are available from a variety of sources, most of which are based on equations provided by IPC-2251. The Electromagnetic Compatibility Lab at Missouri Institute of Technology provides a very practical method for calculating PCB lead impedance 6.

The accepted criteria for calculating the impedance of microstrip lines are:

An der Formel ass εr déi dielektresch Konstant vun der dielektrescher, h ass d’Héicht vum Lead aus dem Stratum, W ass d’Leedbreet, an T ass d’Leaddicke (FIG. 7). Wann w/h tëscht 0.1 an 2.0 ass an εr tëscht 1 a 15 ass, sinn d’Berechnungsresultater vun dëser Formel zimmlech korrekt.

Figure 7. This figure is a PCB cross section (similar to Figure 5) and represents the structure used to calculate the impedance of a microstrip line.

In order to evaluate the effect of lead length, it is more practical to determine the detuning effect of ideal circuit by lead parasitical parameters. An dësem Beispill diskutéiere mir stray Kapazitanz an Induktanz. The standard equation of characteristic capacitance for microstrip lines is:

Ähnlech kann d’charakteristesch Induktanz aus der Equatioun berechent ginn mat der uewe genannter Equatioun:

Zum Beispill, unzehuelen eng PCB Dicke vun 0.0625in. (h = 62.5 mil), 1 Unze Koffer-Beschichtete Lead (t = 1.35 mil), 0.01in. (w = 10 mil), an e FR-4 Board. Notéiert datt den ε R vum FR-4 typesch 4.35 farad/m (F/m) ass, awer ka vu 4.0F/m bis 4.7F/m reichen. Déi Eegewäerter, déi an dësem Beispill berechent ginn, sinn Z0 = 134 ω, C0 = 1.04pF/in, L0 = 18.7nH/in.

Fir AN ISM-RF Design kann eng 12.7mm (0.5in) Layoutlängt vu Leads um Board parasitär Parameteren vun ongeféier 0.5pF an 9.3nH produzéieren (Figure 8). Den Effekt vu parasitäre Parameteren op dësem Niveau um Resonanzkanal vum Empfänger (Variatioun vum LC Produkt) kann zu 315MHz ± 2% oder 433.92mhz ± 3.5% Variatioun féieren. Wéinst der zousätzlecher Kapazitanz an Induktanz verursaacht vum parasitären Effekt vum Lead, erreecht de Peak vun der 315MHz Oszilléierungsfrequenz 312.17mhz, an de Peak vun der 433.92mhz Schwéngungsfrequenz erreecht 426.6mhz.

Another example is the resonant channel of Maxim’s superheterodyne receiver (MAX7042). The recommended components are 1.2pF and 30nH at 315MHz; At 433.92MHz, it is 0pF and 16nH. Berechent d’Oscillatiounsfrequenz vum Resonanzkrees mat der Equatioun:

D’Evaluatioun vum Resonanzkrees vun der Plack soll d’parasitesch Effekter vum Package an de Layout enthalen, an déi parasitär Parameter si 7.3PF respektiv 7.5PF bei der Berechnung vun der 315MHz Resonanzfrequenz. Notéiert datt den LC Produkt klumpte Kapazitanz duerstellt.

Fir ze resuméieren, mussen déi folgend Prinzipien gefollegt ginn:

Halt de Lead sou kuerz wéi méiglech.

Place Schlësselkreesser sou no beim Apparat wéi méiglech.

Key components are compensated according to actual layout parasitism.

Grounding a Füllbehandlung

The grounding or power layer defines a common reference voltage that supplies power to all parts of the system through a low resistance path. All elektresch Felder op dës Manéier ausgläichen produzéiert e gudde Schutzmechanismus.

Direktstroum tendéiert ëmmer laanscht e nidderegen Widderstandswee ze fléissen. Am selwechte Wee fléisst Héichfrequenzstroum bevorzugt duerch de Wee mat der niddregster Resistenz. So, for a standard PCB microstrip line above the formation, the return current tries to flow into the ground region directly below the lead. As described in the lead coupling section above, the cut ground area introduces various noises that increase crosstalk either through magnetic field coupling or by converging currents (Figure 9).

How to avoid various defects in PCB layout of printed boards

FIG. 9. Keep the formation intact as much as possible, otherwise the return current will cause crosstalk.

Filled ground, also known as guard lines, is commonly used in circuits where continuous grounding is difficult to lay or where shielding sensitive circuits is required (FIG. 10). The shielding effect can be increased by placing grounding holes (i.e. hole arrays) at both ends of the lead or along the lead. 8. Maacht de Schutzdraad net mam Lead, dee geduecht ass fir e Retourstroumwee ze bidden. Dës Arrangement kann Crosstalk aféieren.

How to avoid various defects in PCB layout of printed boards

FIG. 10. De RF System Design sollt schwiewend Kupfer verkleed Dréit vermeiden, besonnesch wann Kupfermantel erfuerderlech ass.

The copper-clad area is not grounded (floating) or grounded only at one end, which restricts its effectiveness. In some cases, it can cause unwanted effects by forming parasitic capacitance that changes the impedance of the surrounding wiring or creates a “latent” path between circuits. Kuerz gesot, wann e Stéck Kupferbekleedung (Net-Circuit Signalleitung) op de Circuit Board geluecht gëtt fir eng konsequent Plackdicke ze garantéieren. Kupferbekleed Gebidder solle vermeit ginn well se de Circuitdesign beaflossen.

Endlech, gitt sécher d’Effekter vun all Buedemberäich no bei der Antenne ze berücksichtegen. All Monopolantenne wäert d’Grondregioun, d’Verdrahtung an d’Lächer als Deel vum System Gläichgewiicht hunn, an net-ideal Gläichgewiichtskabel wäert d’Stralungseffizienz an d’Direktioun vun der Antenne beaflossen (Stralungsschabloun). Therefore, the ground area should not be placed directly below the monopole PCB lead antenna.

To sum up, the following principles should be followed:

Bitt kontinuéierlech a geréng Resistenz Buedemzonen sou wäit wéi méiglech.

Béid Enden vun der Fülllinn si Buedem, an eng Duerchmiesser Array gëtt sou wäit wéi méiglech benotzt.

Schwiewt net Kupfer verkleedem Drot bei RF Circuit, leet kee Kupfer ronderëm RF Circuit.

Wann de Circuit Board méi Schichten enthält, ass et am beschten e Buedem duerch e Lach ze leeën wann de Signalkabel vun enger Säit op déi aner geet.

Iwwerdriwwe Kristallkapazitanz

Parasitic capacitance will cause the crystal frequency to deviate from the target value 9. Dofir sollten e puer allgemeng Richtlinne gefollegt ginn fir stray Kapazitanz vu Kristallpinnen, Pads, Drot, oder Verbindunge mat RF Apparater ze reduzéieren.

The following principles should be followed:

D’Verbindung tëscht dem Kristall an dem RF Apparat soll sou kuerz wéi méiglech sinn.

Keep the wiring from each other as far as possible.

Wann d’Shuntparasitesch Kapazitanz ze grouss ass, läscht d’Grondregioun ënner dem Kristall.

Planar wiring inductance

Planar wiring or PCB spiral inductors are not recommended. Typical PCB manufacturing processes have certain inaccuracies, such as width and space tolerances, which greatly affect the accuracy of component values. Therefore, most controlled and high Q inductors are wound type. Zweetens kënnt Dir Multilayer Keramik Induktor wielen, Multilayer Chip Kondensator Hiersteller liwweren och dëst Produkt. Nevertheless, some designers choose spiral inductors when they have to. The standard formula for calculating planar spiral inductance is usually Wheeler’s formula 10:

Wou, a ass den Duerchschnëttsradius vun der Spule, an Zoll; N ass d’Zuel vun de Wendungen; C is the width of the coil core (router-rinner), in inches. When the coil c “0.2a 11, the accuracy of the calculation method is within 5%.

Eenzel Schicht Spiralinduktoren vu quadrateschen, sechseckegen oder aner Forme kënne benotzt ginn. Very good approximations can be found to model planar inductance on integrated circuit wafers. In order to achieve this goal, the standard Wheeler formula is modified to obtain a plane inductance estimation method suitable for small size and square size 12.

Where, ρ is the filling ratio:; N ass d’Zuel vun den Dréiungen, an dAVG ass den Duerchschnëttsduerchmiesser :. Fir Quadrathelixen, K1 = 2.36, K2 = 2.75.

Et gi vill Grënn fir dës Zort Induktor ze vermeiden, wat normalerweis zu reduzéierten Induktanzwäerter resultéiere wéinst Raumbeschränkungen. The main reasons for avoiding planar inductors are limited geometry and poor control of critical dimensions, which makes it impossible to predict inductor values. Zousätzlech sinn tatsächlech Induktanzwäerter schwéier ze kontrolléieren wärend der PCB Produktioun, an d’Induktanz tendéiert och Kaméidi mat aneren Deeler vum Circuit ze koppelen.