산업, 과학 및 의료용 무선 주파수(ISM-RF) 제품의 수많은 적용 사례는 인쇄 회로 기판 이러한 제품의 레이아웃은 다양한 결함이 발생하기 쉽습니다.사람들은 종종 두 개의 다른 회로 기판에 설치된 동일한 IC가 성능 표시기가 크게 다를 것이라는 사실을 알게 됩니다. Variations in operating conditions, harmonic radiation, anti-interference ability, and start-up time can explain the importance of circuit board layout in a successful design.

This article lists the various design omissions, discusses the causes of each failure, and provides suggestions on how to avoid these design defects. 이 논문에서는 fr-4 유전체, 0.0625인치 두께의 이중층 PCB를 예로 들어 회로 기판을 접지합니다. Operating in different frequency bands between 315MHz and 915MHz, Tx and Rx power between -120dbm and +13dBm.

인덕턴스 방향

두 개의 인덕터(또는 두 개의 PCB 라인)가 서로 가까울 때 상호 인덕턴스가 발생합니다. The magnetic field generated by the current in the first circuit excites the current in the second circuit (Figure 1). This process is similar to the interaction between the primary and secondary coils of a transformer. When two currents interact through a magnetic field, the voltage generated is determined by mutual inductance LM:

여기서 YB는 회로 B에 주입된 오차 전압이고 IA는 회로 A에 작용하는 전류 1입니다. LM은 회로 간격, 인덕턴스 루프 영역(즉, 자속) 및 루프 방향에 매우 민감합니다. Therefore, the best balance between compact circuit layout and reduced coupling is the correct alignment of all inductors in the direction.

FIG. 1. It can be seen from magnetic field lines that mutual inductance is related to inductance alignment direction

The direction of circuit B is adjusted so that its current loop is parallel to the magnetic field line of circuit A. 이를 위해 서로 가능한 한 수직이 되도록 저전력 FSK 슈퍼헤테로다인 수신기 평가(EV) 기판(MAX7042EVKIT)의 회로 레이아웃을 참조하십시오(그림 2). The three inductors on the board (L3, L1 and L2) are very close to each other, and their orientation at 0°, 45° and 90° helps to reduce mutual inductance.

그림 2. 두 개의 서로 다른 PCB 레이아웃이 표시되며, 그 중 하나는 잘못된 방향(L1 및 L3)으로 요소가 배열되어 있고 다른 하나는 더 적합합니다.

요약하자면 다음 원칙을 따라야 합니다.

인덕턴스 간격은 가능한 한 멀리 떨어져 있어야 합니다.

인덕터는 인덕터 사이의 혼선을 최소화하기 위해 직각으로 배열됩니다.

커플링을 리드

인덕터의 방향이 자기 결합에 영향을 미치는 것처럼 리드가 서로 너무 가까이 있으면 결합도 영향을 받습니다. 이러한 종류의 레이아웃 문제는 또한 상호 감각이라고 불리는 것을 생성합니다. RF 회로의 가장 우려되는 문제 중 하나는 입력 매칭 네트워크, 수신기의 공진 채널, 송신기의 안테나 매칭 네트워크 등과 같은 시스템의 민감한 부분의 배선입니다.

복귀 전류 경로는 복사 자기장을 최소화하기 위해 가능한 한 주 전류 경로에 가까워야 합니다. This arrangement helps to reduce the current loop area. 리턴 전류에 대한 이상적인 낮은 저항 경로는 일반적으로 리드 아래의 접지 영역으로, 루프 영역을 유전체 두께에 리드 길이를 곱한 영역으로 효과적으로 제한합니다. 그러나 접지 영역이 분할되면 루프 영역이 증가합니다(그림 3). For leads passing through the split region, the return current will be forced through the high resistance path, greatly increasing the current loop area. This arrangement also makes circuit leads more susceptible to mutual inductance.

그림 3. 완전한 넓은 면적 접지로 시스템 성능 향상

실제 인덕터의 경우 리드 방향도 자기장 결합에 상당한 영향을 미칩니다. 민감한 회로의 리드가 서로 가까이 있어야 하는 경우 리드를 수직으로 정렬하여 커플링을 줄이는 것이 가장 좋습니다(그림 4). If vertical alignment is not possible, consider using a guard line. 보호선 설계는 아래 접지 및 충진 처리 부분을 참조하시기 바랍니다.

Figure 4. Similar to Figure 1, shows the possible coupling of magnetic field lines.

To sum up, the following principles should be followed when the plate is distributed:

Complete grounding should be ensured below the lead.

Sensitive leads should be arranged vertically.

If the leads must be arranged in parallel, ensure adequate spacing or use guard wires.

Grounding via

RF 회로 레이아웃의 주요 문제는 일반적으로 회로 구성 요소 및 상호 연결을 포함하여 회로의 최적이 아닌 특성 임피던스입니다. 얇은 구리 코팅이 된 리드는 인덕턴스 와이어와 동일하며 주변의 다른 리드와 분산 커패시턴스를 형성합니다. 리드는 구멍을 통과할 때 인덕턴스 및 커패시턴스 특성도 나타냅니다.

The through-hole capacitance mainly comes from the capacitance formed between the copper cladding on the side of the through-hole pad and the copper cladding on the ground, separated by a fairly small ring. Another influence comes from the cylinder of the metal perforation itself. 기생 커패시턴스의 영향은 일반적으로 작고 일반적으로 고속 디지털 신호의 에지 변동만 유발합니다(이 백서에서는 논의하지 않음).

스루홀의 가장 큰 영향은 해당 상호 연결 모드에 의해 발생하는 기생 인덕턴스입니다. Because most metal perforations in RF PCB designs are the same size as lumped components, the effect of electrical perforations can be estimated using a simple formula (FIG. 5) :

Where, LVIA is lumped inductance through hole; H is the height of the throughhole, in inches; D는 관통 구멍의 지름(인치 2)입니다.

인쇄 기판의 PCB 레이아웃에서 다양한 결함을 피하는 방법

FIG. 5. PCB cross section used to estimate parasitic effects on through-hole structures

The parasitic inductance often has a great influence on the connection of bypass capacitors. 이상적인 바이패스 커패시터는 공급 구역과 지층 사이에 고주파 단락을 제공하지만 이상적이지 않은 관통 구멍은 지층과 공급 구역 사이의 저감도 경로에 영향을 줄 수 있습니다. A typical PCB through hole (d = 10 mil, h = 62.5 mil) is approximately equivalent to a 1.34nH inductor. ISM-RF 제품의 특정 작동 주파수가 주어지면 쓰루홀은 공진 채널 회로, 필터 및 매칭 네트워크와 같은 민감한 회로에 부정적인 영향을 미칠 수 있습니다.

민감한 회로가 π 유형 네트워크의 두 팔과 같이 구멍을 공유하는 경우 다른 문제가 발생합니다. 예를 들어 집중 인덕턴스에 해당하는 이상적인 구멍을 배치하면 등가 회로도가 원래 회로 설계와 상당히 다릅니다(그림 6). As with crosstalk of common current path 3, resulting in increased mutual inductance, increased crosstalk and feed-through.

How to avoid PCB design problems

그림 6. 이상적인 아키텍처와 비이상적인 아키텍처, 회로에 잠재적인 “신호 경로”가 있습니다.

To sum up, circuit layout should follow the following principles:

Ensure modeling of through-hole inductance in sensitive areas.

The filter or matching network uses independent through-holes.

Note that a thinner PCB copper-clad will reduce the effect of parasitic inductance through the hole.

리드의 길이

Maxim ISM-RF 제품 데이터는 손실과 방사를 최소화하기 위해 가능한 가장 짧은 고주파수 입력 및 출력 리드를 사용할 것을 권장합니다. 반면에 이러한 손실은 일반적으로 이상적이지 않은 기생 매개변수로 인해 발생하므로 기생 인덕턴스와 커패시턴스가 모두 회로 레이아웃에 영향을 미치며 가능한 가장 짧은 리드를 사용하면 기생 매개변수를 줄이는 데 도움이 됩니다. Typically, a 10 mil wide PCB lead with a distance of 0.0625in… From a FR4 board produces an inductance of approximately 19nH/in and a distributed capacitance of approximately 1pF/in. 20nH 인덕터와 3pF 커패시터가 있는 LAN/믹서 회로의 경우 회로와 부품 레이아웃이 매우 컴팩트할 때 유효 부품 값에 큰 영향을 미칩니다.

Ipc-d-317a4 in ‘Institute for Printed Circuits’ provides an industry standard equation for estimating various impedance parameters of microstrip PCB. 이 문서는 다양한 PCB 리드에 대한 보다 정확한 계산 방법을 제공하는 IPC-2003 2251로 5년에 대체되었습니다. Online calculators are available from a variety of sources, most of which are based on equations provided by IPC-2251. The Electromagnetic Compatibility Lab at Missouri Institute of Technology provides a very practical method for calculating PCB lead impedance 6.

The accepted criteria for calculating the impedance of microstrip lines are:

공식에서 εr은 유전체의 유전 상수, h는 지층으로부터 리드의 높이, W는 리드 너비, T는 리드 두께입니다(그림 7). w/h가 0.1과 2.0 사이이고 εr이 1과 15 사이일 때 이 공식의 계산 결과는 매우 정확합니다.

Figure 7. This figure is a PCB cross section (similar to Figure 5) and represents the structure used to calculate the impedance of a microstrip line.

In order to evaluate the effect of lead length, it is more practical to determine the detuning effect of ideal circuit by lead parasitical parameters. 이 예에서는 표유 커패시턴스와 인덕턴스를 논의합니다. The standard equation of characteristic capacitance for microstrip lines is:

유사하게, 특성 인덕턴스는 위의 방정식을 사용하여 방정식에서 계산할 수 있습니다.

예를 들어 PCB 두께가 0.0625인치라고 가정합니다. (h = 62.5mil), 1온스 구리 코팅 리드(t = 1.35mil), 0.01in. (w = 10mil) 및 FR-4 보드. FR-4의 ε R은 일반적으로 4.35farad/m(F/m)이지만 4.0F/m에서 4.7F/m까지 다양합니다. 이 예에서 계산된 고유값은 Z0 = 134ω, C0 = 1.04pF/in, L0 = 18.7nH/in입니다.

AN ISM-RF 설계의 경우 기판의 리드 레이아웃 길이가 12.7mm(0.5인치)이면 약 0.5pF 및 9.3nH의 기생 매개변수를 생성할 수 있습니다(그림 8). 이 레벨에서 기생 매개변수가 수신기의 공진 채널에 미치는 영향(LC 제품의 변동)은 315MHz ±2% 또는 433.92mhz ±3.5% 변동을 초래할 수 있습니다. 리드의 기생 효과로 인한 추가 커패시턴스와 인덕턴스로 인해 315MHz 발진 주파수의 피크는 312.17mhz에 도달하고 433.92mhz 발진 주파수의 피크는 426.6mhz에 도달합니다.

Another example is the resonant channel of Maxim’s superheterodyne receiver (MAX7042). The recommended components are 1.2pF and 30nH at 315MHz; At 433.92MHz, it is 0pF and 16nH. 다음 방정식을 사용하여 공진 회로의 발진 주파수를 계산합니다.

평판의 공진회로 평가는 패키지와 레이아웃의 기생효과를 포함해야 하며, 7.3MHz 공진주파수를 계산할 때 기생파라미터는 각각 7.5PF와 315PF이다. LC 제품은 집중 커패시턴스를 나타냅니다.

요약하자면 다음 원칙을 따라야 합니다.

리드를 가능한 한 짧게 유지하십시오.

키 회로를 가능한 한 장치에 가깝게 배치하십시오.

주요 구성 요소는 실제 레이아웃 기생에 따라 보상됩니다.

접지 및 충전 처리

The grounding or power layer defines a common reference voltage that supplies power to all parts of the system through a low resistance path. 이러한 방식으로 모든 전기장을 균등화하면 우수한 차폐 메커니즘이 생성됩니다.

직류는 항상 낮은 저항 경로를 따라 흐르는 경향이 있습니다. 같은 방식으로 고주파 전류는 저항이 가장 낮은 경로를 통해 우선적으로 흐릅니다. So, for a standard PCB microstrip line above the formation, the return current tries to flow into the ground region directly below the lead. As described in the lead coupling section above, the cut ground area introduces various noises that increase crosstalk either through magnetic field coupling or by converging currents (Figure 9).

인쇄 기판의 PCB 레이아웃에서 다양한 결함을 피하는 방법

FIG. 9. Keep the formation intact as much as possible, otherwise the return current will cause crosstalk.

Filled ground, also known as guard lines, is commonly used in circuits where continuous grounding is difficult to lay or where shielding sensitive circuits is required (FIG. 10). The shielding effect can be increased by placing grounding holes (i.e. hole arrays) at both ends of the lead or along the lead. 8. 복귀 전류 경로를 제공하도록 설계된 리드와 가드 와이어를 혼합하지 마십시오. 이 배열은 누화를 유발할 수 있습니다.

인쇄 기판의 PCB 레이아웃에서 다양한 결함을 피하는 방법

무화과. 10. RF 시스템 설계는 특히 구리 피복이 필요한 경우 부동 구리 피복 와이어를 피해야 합니다.

동박 영역은 접지(플로팅)되지 않거나 한쪽 끝만 접지되어 효율성이 제한됩니다. In some cases, it can cause unwanted effects by forming parasitic capacitance that changes the impedance of the surrounding wiring or creates a “latent” path between circuits. 요컨대, 일정한 도금 두께를 보장하기 위해 회로 기판에 구리 클래딩(비회로 신호 배선) 조각을 놓는 경우. 구리 피복 영역은 회로 설계에 영향을 미치므로 피해야 합니다.

마지막으로 안테나 근처의 모든 접지 영역의 영향을 고려해야 합니다. 모든 모노폴 안테나는 시스템 평형의 일부로 접지 영역, 배선 및 구멍을 가지며, 비이상적인 평형 배선은 안테나(방사 템플릿)의 방사 효율과 방향에 영향을 미칩니다. Therefore, the ground area should not be placed directly below the monopole PCB lead antenna.

요약하자면 다음 원칙을 따라야 합니다.

가능한 한 연속적이고 낮은 저항의 접지 구역을 제공하십시오.

충전 라인의 양단은 접지되어 있으며 가능한 한 관통 구멍 배열을 사용합니다.

RF 회로 근처에 동박선을 띄우지 마십시오. RF 회로 주위에 구리를 깔지 마십시오.

회로 기판에 다중 레이어가 포함된 경우 신호 케이블이 한쪽에서 다른 쪽으로 통과할 때 구멍을 통해 접지하는 것이 가장 좋습니다.

과도한 크리스탈 커패시턴스

기생 커패시턴스로 인해 수정 주파수가 목표 값 9에서 벗어나게 됩니다. 따라서 수정 핀, 패드, 와이어 또는 RF 장치 연결의 표유 커패시턴스를 줄이기 위해 몇 가지 일반적인 지침을 따라야 합니다.

다음 원칙을 따라야합니다.

크리스탈과 RF 장치 사이의 연결은 가능한 한 짧아야 합니다.

배선은 가능한 한 멀리 떨어뜨려 주십시오.

션트 기생 커패시턴스가 너무 크면 수정 아래의 접지 영역을 제거하십시오.

평면 배선 인덕턴스

Planar wiring or PCB spiral inductors are not recommended. Typical PCB manufacturing processes have certain inaccuracies, such as width and space tolerances, which greatly affect the accuracy of component values. 따라서 대부분의 제어되고 높은 Q 인덕터는 권선형입니다. 둘째, 적층 세라믹 인덕터를 선택할 수 있으며 적층 칩 커패시터 제조업체도 이 제품을 제공합니다. 그럼에도 불구하고 일부 설계자는 필요한 경우 나선형 인덕터를 선택합니다. The standard formula for calculating planar spiral inductance is usually Wheeler’s formula 10:

여기서, 는 코일의 평균 반경(인치)입니다. N은 회전 수입니다. C는 코일 코어(라우터-리너)의 너비(인치)입니다. 코일 c “0.2a 11일 때, 계산 방법의 정확도는 5% 이내입니다.

정사각형, 육각형 또는 기타 모양의 단층 나선형 인덕터를 사용할 수 있습니다. 집적 회로 웨이퍼의 평면 인덕턴스를 모델링하는 데 매우 좋은 근사값을 찾을 수 있습니다. 이 목표를 달성하기 위해 표준 Wheeler 공식을 수정하여 소형 및 정사각형 크기 12에 적합한 평면 인덕턴스 추정 방법을 얻습니다.

여기서 ρ는 충진 비율입니다. N은 회전 수이고 dAVG는 평균 직경입니다. 정사각형 나선의 경우 K1 = 2.36, K2 = 2.75입니다.

일반적으로 공간 제한으로 인해 인덕턴스 값이 감소하는 이러한 유형의 인덕터를 사용하지 않는 데는 여러 가지 이유가 있습니다. The main reasons for avoiding planar inductors are limited geometry and poor control of critical dimensions, which makes it impossible to predict inductor values. 또한 실제 인덕턴스 값은 PCB 생산 중에 제어하기 어렵고 인덕턴스는 또한 회로의 다른 부분에 노이즈를 결합하는 경향이 있습니다.