Numerosos casos de aplicação de produtos de radiofrequência industriais, científicos e médicos (ISM-RF) mostram que o placa de circuito impresso O layout desses produtos está sujeito a vários defeitos.As pessoas costumam achar que o mesmo IC instalado em duas placas de circuito diferentes, os indicadores de desempenho serão significativamente diferentes. Variations in operating conditions, harmonic radiation, anti-interference ability, and start-up time can explain the importance of circuit board layout in a successful design.

This article lists the various design omissions, discusses the causes of each failure, and provides suggestions on how to avoid these design defects. Neste artigo, dielétrico fr-4, PCB de camada dupla de 0.0625 polegadas de espessura como exemplo, o aterramento da placa de circuito. Operating in different frequency bands between 315MHz and 915MHz, Tx and Rx power between -120dbm and +13dBm.

Direção da indutância

Quando dois indutores (ou mesmo duas linhas de PCB) estão próximos um do outro, ocorrerá indutância mútua. The magnetic field generated by the current in the first circuit excites the current in the second circuit (Figure 1). This process is similar to the interaction between the primary and secondary coils of a transformer. When two currents interact through a magnetic field, the voltage generated is determined by mutual inductance LM:

Onde, YB é a tensão de erro injetada no circuito B, IA é a corrente 1 atuando no circuito A. LM is very sensitive to circuit spacing, inductance loop area (i.e., magnetic flux), and loop direction. Therefore, the best balance between compact circuit layout and reduced coupling is the correct alignment of all inductors in the direction.

FIG. 1. It can be seen from magnetic field lines that mutual inductance is related to inductance alignment direction

The direction of circuit B is adjusted so that its current loop is parallel to the magnetic field line of circuit A. Para este propósito, o mais perpendicularmente possível entre si, consulte o layout do circuito da placa Superheterodyne Receiver Evaluation (EV) de baixa potência FSK (MAX7042EVKIT) (Figura 2). The three inductors on the board (L3, L1 and L2) are very close to each other, and their orientation at 0°, 45° and 90° helps to reduce mutual inductance.

Figura 2. Dois layouts de PCB diferentes são mostrados, um dos quais tem os elementos dispostos na direção errada (L1 e L3), enquanto o outro é mais adequado.

To sum up, the following principles should be followed:

O espaçamento da indutância deve ser o máximo possível.

Os indutores são dispostos em ângulos retos para minimizar a interferência entre os indutores.

Lidere o acoplamento

Assim como a orientação dos indutores afeta o acoplamento magnético, o mesmo ocorre com o acoplamento se os condutores estiverem muito próximos um do outro. Esse tipo de problema de layout também produz o que é chamado de sensação mútua. Um dos problemas mais preocupantes do circuito de RF é a fiação de partes sensíveis do sistema, como a rede de correspondência de entrada, canal ressonante do receptor, rede de correspondência de antena do transmissor, etc.

O caminho da corrente de retorno deve ser o mais próximo possível do caminho da corrente principal para minimizar o campo magnético de radiação. This arrangement helps to reduce the current loop area. O caminho de baixa resistência ideal para a corrente de retorno é geralmente a região de aterramento abaixo do cabo – limitando efetivamente a área do loop a uma região onde a espessura do dielétrico é multiplicada pelo comprimento do cabo. No entanto, se a região do solo for dividida, a área do loop aumenta (Figura 3). For leads passing through the split region, the return current will be forced through the high resistance path, greatly increasing the current loop area. This arrangement also makes circuit leads more susceptible to mutual inductance.

Figura 3. O aterramento completo de grandes áreas ajuda a melhorar o desempenho do sistema

Para um indutor real, a direção do cabo também tem um efeito significativo no acoplamento do campo magnético. Se os cabos de um circuito sensível devem estar próximos uns dos outros, é melhor alinhar os cabos verticalmente para reduzir o acoplamento (Figura 4). If vertical alignment is not possible, consider using a guard line. For protection wire design, please refer to the grounding and filling treatment section below.

Figure 4. Similar to Figure 1, shows the possible coupling of magnetic field lines.

To sum up, the following principles should be followed when the plate is distributed:

Complete grounding should be ensured below the lead.

Sensitive leads should be arranged vertically.

If the leads must be arranged in parallel, ensure adequate spacing or use guard wires.

Grounding via

O principal problema com o layout do circuito de RF geralmente é a impedância característica subótima do circuito, incluindo os componentes do circuito e suas interconexões. O cabo com um revestimento de cobre fino é equivalente ao fio de indutância e forma uma capacitância distribuída com outros cabos nas proximidades. O cabo também exibe propriedades de indutância e capacitância ao passar pelo orifício.

The through-hole capacitance mainly comes from the capacitance formed between the copper cladding on the side of the through-hole pad and the copper cladding on the ground, separated by a fairly small ring. Another influence comes from the cylinder of the metal perforation itself. O efeito da capacitância parasita é geralmente pequeno e geralmente só causa variação de borda em sinais digitais de alta velocidade (o que não é discutido neste artigo).

O maior efeito do orifício de passagem é a indutância parasita causada pelo modo de interconexão correspondente. Because most metal perforations in RF PCB designs are the same size as lumped components, the effect of electrical perforations can be estimated using a simple formula (FIG. 5) :

Where, LVIA is lumped inductance through hole; H is the height of the throughhole, in inches; D é o diâmetro do orifício de passagem, em polegadas 2.

Como evitar vários defeitos no layout do PCB das placas impressas

FIG. 5. PCB cross section used to estimate parasitic effects on through-hole structures

The parasitic inductance often has a great influence on the connection of bypass capacitors. Capacitores de bypass ideais fornecem curto-circuitos de alta frequência entre a zona de alimentação e a formação, mas orifícios de passagem não ideais podem afetar o caminho de baixa sensibilidade entre a formação e a zona de alimentação. A typical PCB through hole (d = 10 mil, h = 62.5 mil) is approximately equivalent to a 1.34nH inductor. Dada a frequência de operação específica do produto ISM-RF, os orifícios podem afetar adversamente circuitos sensíveis, como circuitos de canal ressonante, filtros e redes correspondentes.

Outros problemas surgem se circuitos sensíveis compartilham buracos, como os dois braços de uma rede do tipo π. Por exemplo, ao colocar um orifício ideal equivalente à indutância concentrada, o esquema equivalente é bastante diferente do projeto do circuito original (FIG. 6). As with crosstalk of common current path 3, resulting in increased mutual inductance, increased crosstalk and feed-through.

How to avoid PCB design problems

Figura 6. Arquiteturas ideais vs. não ideais, existem possíveis “caminhos de sinal” no circuito.

To sum up, circuit layout should follow the following principles:

Ensure modeling of through-hole inductance in sensitive areas.

The filter or matching network uses independent through-holes.

Note that a thinner PCB copper-clad will reduce the effect of parasitic inductance through the hole.

O comprimento do chumbo

Os dados do produto Maxim ISM-RF geralmente recomendam o uso dos cabos de entrada e saída de alta frequência mais curtos possíveis para minimizar perdas e radiação. Por outro lado, essas perdas são geralmente causadas por parâmetros parasitas não ideais, de modo que tanto a indutância como a capacitância parasitas afetam o layout do circuito, e usar o cabo mais curto possível ajuda a reduzir os parâmetros parasitas. Typically, a 10 mil wide PCB lead with a distance of 0.0625in… From a FR4 board produces an inductance of approximately 19nH/in and a distributed capacitance of approximately 1pF/in. Para um circuito LAN / mixer com um indutor 20nH e um capacitor 3pF, o valor efetivo do componente será muito afetado quando o circuito e o layout do componente forem muito compactos.

Ipc-d-317a4 in ‘Institute for Printed Circuits’ provides an industry standard equation for estimating various impedance parameters of microstrip PCB. Este documento foi substituído em 2003 pelo IPC-2251 5, que fornece um método de cálculo mais preciso para várias derivações de PCB. Online calculators are available from a variety of sources, most of which are based on equations provided by IPC-2251. The Electromagnetic Compatibility Lab at Missouri Institute of Technology provides a very practical method for calculating PCB lead impedance 6.

The accepted criteria for calculating the impedance of microstrip lines are:

Na fórmula, εr é a constante dielétrica do dielétrico, h é a altura do chumbo do estrato, W é a largura do chumbo e T é a espessura do chumbo (FIG. 7). Quando w / h está entre 0.1 e 2.0 e εr está entre 1 e 15, os resultados do cálculo desta fórmula são bastante precisos.

Figure 7. This figure is a PCB cross section (similar to Figure 5) and represents the structure used to calculate the impedance of a microstrip line.

In order to evaluate the effect of lead length, it is more practical to determine the detuning effect of ideal circuit by lead parasitical parameters. Neste exemplo, discutimos a capacitância parasita e a indutância. The standard equation of characteristic capacitance for microstrip lines is:

Da mesma forma, a indutância característica pode ser calculada a partir da equação usando a equação acima:

Por exemplo, suponha uma espessura de PCB de 0.0625 pol. (h = 62.5 mil), 1 onça de chumbo revestido de cobre (t = 1.35 mil), 0.01 pol. (w = 10 mil) e uma placa FR-4. Observe que o ε R de FR-4 é tipicamente 4.35 farad / m (F / m), mas pode variar de 4.0 F / ma 4.7 F / m. Os valores próprios calculados neste exemplo são Z0 = 134 ω, C0 = 1.04pF / in, L0 = 18.7nH / in.

Para um projeto ISM-RF, um comprimento de layout de 12.7 mm (0.5 pol.) De condutores na placa pode produzir parâmetros parasitas de aproximadamente 0.5pF e 9.3nH (Figura 8). O efeito de parâmetros parasitas neste nível no canal ressonante do receptor (variação do produto LC) pode resultar em variação de 315 MHz ± 2% ou 433.92 mhz ± 3.5%. Devido à capacitância e indutância adicionais causadas pelo efeito parasitário do chumbo, o pico da frequência de oscilação de 315 MHz atinge 312.17 MHz, e o pico da frequência de oscilação de 433.92 MHz atinge 426.6 MHz.

Another example is the resonant channel of Maxim’s superheterodyne receiver (MAX7042). The recommended components are 1.2pF and 30nH at 315MHz; At 433.92MHz, it is 0pF and 16nH. Calcule a frequência de oscilação do circuito ressonante usando a equação:

A avaliação do circuito ressonante da placa deve incluir os efeitos parasitários da embalagem e do layout, e os parâmetros parasitas são 7.3 FP e 7.5 FP, respectivamente, no cálculo da frequência de ressonância de 315 MHz. Observe que o produto LC representa a capacitância concentrada.

Resumindo, os seguintes princípios devem ser seguidos:

Mantenha o cabo o mais curto possível.

Coloque os circuitos principais o mais próximo possível do dispositivo.

Os componentes principais são compensados ​​de acordo com o parasitismo de layout real.

Tratamento de aterramento e enchimento

The grounding or power layer defines a common reference voltage that supplies power to all parts of the system through a low resistance path. Equalizar todos os campos elétricos desta forma produz um bom mecanismo de proteção.

A corrente contínua sempre tende a fluir ao longo de um caminho de baixa resistência. Da mesma forma, a corrente de alta frequência flui preferencialmente pelo caminho com a resistência mais baixa. So, for a standard PCB microstrip line above the formation, the return current tries to flow into the ground region directly below the lead. As described in the lead coupling section above, the cut ground area introduces various noises that increase crosstalk either through magnetic field coupling or by converging currents (Figure 9).

Como evitar vários defeitos no layout do PCB das placas impressas

FIG. 9. Keep the formation intact as much as possible, otherwise the return current will cause crosstalk.

Filled ground, also known as guard lines, is commonly used in circuits where continuous grounding is difficult to lay or where shielding sensitive circuits is required (FIG. 10). The shielding effect can be increased by placing grounding holes (i.e. hole arrays) at both ends of the lead or along the lead. 8. Não misture o fio de proteção com o cabo projetado para fornecer um caminho de corrente de retorno. Esse arranjo pode introduzir diafonia.

Como evitar vários defeitos no layout do PCB das placas impressas

FIGO. 10. O projeto do sistema de RF deve evitar fios de cobre flutuantes, especialmente se for necessário revestimento de cobre.

A área revestida de cobre não é aterrada (flutuante) ou aterrada apenas em uma extremidade, o que restringe sua eficácia. In some cases, it can cause unwanted effects by forming parasitic capacitance that changes the impedance of the surrounding wiring or creates a “latent” path between circuits. Resumindo, se um pedaço de revestimento de cobre (fiação de sinal sem circuito) for colocado na placa de circuito para garantir uma espessura de revestimento consistente. As áreas revestidas de cobre devem ser evitadas, pois afetam o projeto do circuito.

Finalmente, certifique-se de considerar os efeitos de qualquer área de aterramento próxima à antena. Qualquer antena monopolo terá a região do solo, fiação e orifícios como parte do equilíbrio do sistema, e a fiação de equilíbrio não ideal afetará a eficiência de radiação e a direção da antena (modelo de radiação). Therefore, the ground area should not be placed directly below the monopole PCB lead antenna.

To sum up, the following principles should be followed:

Fornece zonas de aterramento contínuas e de baixa resistência tanto quanto possível.

Ambas as extremidades da linha de enchimento são aterradas e uma matriz de orifícios é usada tanto quanto possível.

Não coloque fio revestido de cobre perto do circuito RF, não coloque cobre ao redor do circuito RF.

Se a placa de circuito contiver várias camadas, é melhor fazer um aterramento através do orifício quando o cabo de sinal passar de um lado para o outro.

Capacitância de cristal excessiva

Parasitic capacitance will cause the crystal frequency to deviate from the target value 9. Portanto, algumas diretrizes gerais devem ser seguidas para reduzir a capacitância parasita de pinos de cristal, almofadas, fios ou conexões com dispositivos de RF.

Os seguintes princípios devem ser seguidos:

A conexão entre o cristal e o dispositivo de RF deve ser a mais curta possível.

Keep the wiring from each other as far as possible.

Se a capacitância parasita do shunt for muito grande, remova a região de aterramento abaixo do cristal.

Planar wiring inductance

Planar wiring or PCB spiral inductors are not recommended. Typical PCB manufacturing processes have certain inaccuracies, such as width and space tolerances, which greatly affect the accuracy of component values. Therefore, most controlled and high Q inductors are wound type. Em segundo lugar, você pode escolher indutor de cerâmica multicamadas, fabricantes de capacitores de chip multicamadas também fornecem este produto. Nevertheless, some designers choose spiral inductors when they have to. The standard formula for calculating planar spiral inductance is usually Wheeler’s formula 10:

Onde, a é o raio médio da bobina, em polegadas; N é o número de voltas; C is the width of the coil core (router-rinner), in inches. Quando a bobina c “0.2a 11, a precisão do método de cálculo está dentro de 5%.

Podem ser usados ​​indutores espirais de camada única de formato quadrado, hexagonal ou outros. Muito boas aproximações podem ser encontradas para modelar a indutância planar em wafers de circuito integrado. Para atingir esse objetivo, a fórmula de Wheeler padrão é modificada para obter um método de estimativa de indutância plana adequado para tamanhos pequenos e quadrados 12.

Onde, ρ é a relação de enchimento :; N é o número de voltas e dAVG é o diâmetro médio :. Para hélices quadradas, K1 = 2.36, K2 = 2.75.

Existem muitas razões para evitar o uso deste tipo de indutor, o que geralmente resulta em valores de indutância reduzidos devido a limitações de espaço. The main reasons for avoiding planar inductors are limited geometry and poor control of critical dimensions, which makes it impossible to predict inductor values. Além disso, os valores reais de indutância são difíceis de controlar durante a produção de PCB, e a indutância também tende a acoplar o ruído a outras partes do circuito.