Se in quest’era intelligente, in questo campo, vuoi avere un’abilità in FPGA, allora il mondo ti abbandonerà, The Times ti abbandonerà.

Considerazioni per il sistema ad alta velocità PCB design related to serdes applications are as follows:

(1) Cablaggio Microstrip e Stripline.

Le linee a microstriscia sono cablate sullo strato di segnale esterno di un piano di riferimento (GND o Vcc) separato da supporti elettrici per ridurre al minimo i ritardi; I fili del nastro sono instradati nello strato di segnale interno tra i due piani di riferimento (GND o Vcc) per una maggiore reattanza capacitiva, un controllo dell’impedenza più semplice e un segnale più pulito, come mostrato in figura.

La linea microstrip e la linea strip sono le migliori per il cablaggio

(2) cablaggio del segnale differenziale ad alta velocità.

I metodi di cablaggio comuni per la coppia di segnali differenziali ad alta velocità includono microstrip Edge Coupled (strato superiore), linea a nastro Edge Coupled (strato di segnale integrato, adatto per coppia di segnali differenziali SERDES ad alta velocità) e microstrip Broadside Coupled, come mostrato nella figura.

Cablaggio coppia segnale differenziale ad alta velocità

(3) capacità di bypass (BypassCapacitor).

Il condensatore di bypass è un piccolo condensatore con un’impedenza in serie molto bassa, utilizzato principalmente per filtrare le interferenze ad alta frequenza nei segnali di conversione ad alta velocità. Esistono tre tipi di condensatori di bypass applicati principalmente nel sistema FPGA: i condensatori di bypass del sistema ad alta velocità (100 MHz ~ 1 GHz) comunemente usati vanno da 0.01 nF a 10 nF, generalmente distribuiti entro 1 cm da Vcc; Sistema a media velocità (più di dieci MHZ 100 MHz), la gamma di condensatori di bypass comune va da 47 nF a 100 nF di condensatori al tantalio, generalmente entro 3 cm da Vcc; Sistema a bassa velocità (meno di 10 MHZ), la gamma di condensatori di bypass comunemente usata è da 470 nF a 3300 nF, il layout sul PCB è relativamente libero.

(4) Cablaggio ottimale di capacità.

Capacitor wiring can follow the following design guidelines, as shown.

Cablaggio capacitivo ottimale

Capacitive pin pads are connected using large size through holes (Via) to reduce coupling reactance.

Use a short, wide wire to connect the pad of the capacitor pin to the hole, or directly connect the pad of the capacitor pin to the hole.

LESR capacitors (Low Effective Series Resistance) were used.

Ciascun pin o foro GND deve essere collegato al piano di massa.

(5) Punti chiave del cablaggio dell’orologio di sistema ad alta velocità.

Evita l’avvolgimento a zigzag e dirigi gli orologi il più dritto possibile.

Prova a instradare in un unico livello di segnale.

Non utilizzare il più possibile fori passanti, poiché i fori passanti introdurranno forti disallineamenti di riflessione e impedenza.

Utilizzare il cablaggio a microstriscia nello strato superiore il più possibile per evitare l’uso di fori e ridurre al minimo il ritardo del segnale.

Posizionare il piano di massa vicino al livello del segnale di clock il più lontano possibile per ridurre il rumore e la diafonia. Se viene utilizzato uno strato di segnale interno, lo strato di segnale di clock può essere inserito tra due piani di massa per ridurre il rumore e le interferenze. Ridurre il ritardo del segnale.

Il segnale di clock deve essere correttamente abbinato all’impedenza.

(6) Questioni che richiedono attenzione nell’accoppiamento e nel cablaggio del sistema ad alta velocità.

Note the impedance matching of the differential signal.

Prendere nota della larghezza della linea del segnale differenziale in modo che possa tollerare il 20% del tempo di salita o discesa del segnale.

Con connettori appropriati, la frequenza nominale del connettore dovrebbe soddisfare la frequenza più alta del progetto.

L’accoppiamento edge-couple dovrebbe essere usato il più possibile per evitare l’accoppiamento lato broadside, la regola frazionaria 3S dovrebbe essere usata per evitare over-coupling o cruciverba.

(7) Note sul filtraggio del rumore per sistemi ad alta velocità.

Ridurre le interferenze a bassa frequenza (inferiori a 1 KHz) causate dal rumore della fonte di alimentazione e aggiungere un circuito di schermatura o filtraggio a ciascuna estremità di accesso alla fonte di alimentazione.

Aggiungere il filtro del condensatore elettrolitico da 100F in ogni punto in cui l’alimentatore entra nel PCB.

Per ridurre il rumore ad alta frequenza, posizionare il maggior numero possibile di condensatori di disaccoppiamento su ciascun Vcc e GND.

Disporre i piani Vcc e GND in parallelo, separarli con dielettrici (come FR-4PCB) e disporre i condensatori di bypass in altri strati.

(8) Sistema ad alta velocità Ground Bounce

Prova ad aggiungere un condensatore di disaccoppiamento a ciascuna coppia di segnali Vcc/GND.

Un buffer esterno viene aggiunto all’estremità di uscita dei segnali di inversione ad alta velocità come i contatori per ridurre il requisito della capacità di pilotaggio.

La modalità Slow Slew (bassa pendenza) è stata impostata per i segnali di uscita che non richiedono velocità brusche.

Reattanza del carico di controllo.

Riduci il segnale di inversione dell’orologio o distribuiscilo il più uniformemente possibile attorno al chip.

Il segnale che cambia frequentemente è il più vicino possibile al pin GND del chip.

Il design del circuito di temporizzazione sincrono dovrebbe evitare l’inversione istantanea dell’uscita.

Deviare l’alimentazione e la terra può avere un ruolo nell’induttanza complessiva.