如果在這個智能時代，在這個領域，你想在FPGA上有一技之長，那麼世界會拋棄你，時代會拋棄你。

高速系統的注意事項 PCB serdes應用相關的設計如下：

(1) 微帶線和帶狀線佈線。

微帶線在參考平面（GND 或 Vcc）的外信號層上佈線，由電氣介質隔開，以最大限度地減少延遲； 帶狀線在兩個參考平面（GND 或 Vcc）之間的內部信號層中佈線，以獲得更大的容抗、更容易的阻抗控制和更清晰的信號，如圖所示。

微帶線和帶狀線最適合佈線

(2)高速差分信號接線。

高速差分信號對常見的佈線方式有Edge Coupled Microstrip（top layer）、Edge Coupled帶狀線（嵌入式信號層，適用於高速SERDES差分信號對）和Broadside Coupled Microstrip，如圖所示。

高速差分信號對接線

(3)旁路電容(BypassCapacitor)。

旁路電容是一種串聯阻抗很低的小電容，主要用於濾除高速轉換信號中的高頻干擾。 FPGA系統中主要應用的旁路電容有100種：高速系統（1MHz~0.01GHz）常用的旁路電容範圍從10nF到1nF，一般分佈在距Vcc XNUMXcm以內； 中速系統（十兆赫茲100MHz以上），常見的旁路電容範圍是47nF到100nF的鉭電容，一般在Vcc的3cm以內； 低速系統（10MHZ以下），常用的旁路電容範圍為470nF到3300nF電容，PCB上的佈局比較自由。

(4) 電容優化接線。

電容器接線可以遵循以下設計指南，如圖所示。

電容優化佈線

電容式引腳焊盤使用大尺寸通孔 (Via) 連接以減少耦合電抗。

Use a short, wide wire to connect the pad of the capacitor pin to the hole, or directly connect the pad of the capacitor pin to the hole.

使用了 LESR 電容器（低有效串聯電阻）。

每個 GND 引腳或孔都應連接到地平面。

(5) 高速系統時鐘佈線要點。

避免鋸齒形繞線並儘可能直走時鐘。

嘗試在單個信號層中佈線。

盡量不要使用通孔，因為通孔會引入強反射和阻抗不匹配。

盡量在頂層使用微帶佈線，避免使用孔洞，盡量減少信號延遲。

地平面盡量靠近時鐘信號層，以減少噪聲和串擾。 如果使用內部信號層，時鐘信號層可以夾在兩個地平面之間，以減少噪聲和乾擾。 縮短信號延遲。

時鐘信號應正確阻抗匹配。

(6) 高速系統耦合及接線注意事項。

Note the impedance matching of the differential signal.

注意差分信號線的寬度，使其能夠承受 20% 的信號上升或下降時間。

使用合適的連接器，連接器的額定頻率應滿足設計的最高頻率。

盡量採用邊緣耦合耦合，避免寬邊耦合耦合，採用3S分數法則，避免過耦合或填字遊戲。

(7) 高速系統噪聲過濾注意事項。

降低電源噪聲引起的低頻干擾（1KHz以下），在每個電源接入端增加屏蔽或濾波電路。

在電源進入PCB的每個地方加100F電解電容濾波。

為了降低高頻噪聲，在每個 Vcc 和 GND 上放置盡可能多的去耦電容器。

將 Vcc 和 GND 平面平行佈置，用電介質（如 FR-4PCB）將它們分開，並在其他層佈置旁路電容。

(8) 高速系統地彈

嘗試為每個 Vcc/GND 信號對添加一個去耦電容。

計數器等高速反轉信號的輸出端增加了一個外部Buffer，以降低對驅動能力的要求。

慢速迴轉（低上升斜率）模式是為不需要苛刻速度的輸出信號設置的。

控制負載電抗。

減少時鐘翻轉信號，或盡可能均勻地分佈在芯片周圍。

頻繁翻轉的信號盡量靠近芯片的GND引腳。

同步定時電路的設計應避免輸出瞬間反轉。

將電源和地分流可以在整體電感中發揮作用。