Nếu trong thời đại thông minh này, trong lĩnh vực này, bạn muốn có một kỹ năng trong FPGA, thì thế giới sẽ bỏ rơi bạn, Thời đại sẽ bỏ rơi bạn.

Cân nhắc đối với hệ thống tốc độ cao PCB design related to serdes applications are as follows:

(1) Hệ thống dây điện Microstrip và Stripline.

Các đường microstrip đang đi dây qua lớp tín hiệu bên ngoài của mặt phẳng tham chiếu (GND hoặc Vcc) được phân tách bằng phương tiện điện để giảm thiểu độ trễ; Các dây ruy-băng được định tuyến trong lớp tín hiệu bên trong giữa hai mặt phẳng tham chiếu (GND hoặc Vcc) để có điện kháng lớn hơn, kiểm soát trở kháng dễ dàng hơn và tín hiệu sạch hơn, như trong hình.

Dòng microstrip và dòng dải là tốt nhất để đi dây

(2) dây tín hiệu vi sai tốc độ cao.

Các phương pháp đi dây phổ biến cho cặp tín hiệu vi sai tốc độ cao bao gồm dải microstrip Edge Coupled (lớp trên cùng), dòng ribbon Edge Coupled (lớp tín hiệu nhúng, phù hợp với cặp tín hiệu vi sai SERDES tốc độ cao) và dải microstrip Broadside Coupled, như trong hình.

Đi dây cặp tín hiệu vi sai tốc độ cao

(3) điện dung phụ (BypassCapacitor).

Bypass capacitor is a small capacitor with very low series impedance, which is mainly used to filter high frequency interference in high speed conversion signals. Có ba loại tụ điện rẽ nhánh chủ yếu được áp dụng trong hệ thống FPGA: hệ thống tốc độ cao (100MHz ~ 1GHz), tụ điện rẽ nhánh thường được sử dụng có dải từ 0.01nF đến 10nF, thường được phân bố trong phạm vi 1 cm tính từ Vcc; Hệ thống tốc độ trung bình (hơn mười MHZ 100MHz), phạm vi tụ điện bỏ qua phổ biến là tụ điện tantali 47nF đến 100nF, thường nằm trong khoảng 3 cm của Vcc; Hệ thống tốc độ thấp (dưới 10 MHZ), phạm vi tụ điện bỏ qua thường được sử dụng là tụ điện 470nF đến 3300nF, cách bố trí trên PCB tương đối tự do.

(4) Hệ thống dây điện tối ưu.

Capacitor wiring can follow the following design guidelines, as shown.

Hệ thống dây điện tối ưu

Capacitive pin pads are connected using large size through holes (Via) to reduce coupling reactance.

Use a short, wide wire to connect the pad of the capacitor pin to the hole, or directly connect the pad of the capacitor pin to the hole.

LESR capacitors (Low Effective Series Resistance) were used.

Mỗi chốt hoặc lỗ GND phải được kết nối với mặt đất.

(5) Các điểm chính của hệ thống dây đồng hồ tốc độ cao.

Tránh chạy ngoằn ngoèo và đồng hồ lộ trình càng thẳng càng tốt.

Cố gắng định tuyến trong một lớp tín hiệu duy nhất.

Không sử dụng lỗ xuyên qua càng nhiều càng tốt, vì lỗ xuyên sẽ tạo ra phản xạ mạnh và không khớp trở kháng.

Sử dụng hệ thống dây microstrip ở lớp trên cùng càng nhiều càng tốt để tránh sử dụng các lỗ và giảm thiểu độ trễ tín hiệu.

Đặt mặt đất gần lớp tín hiệu đồng hồ càng xa càng tốt để giảm nhiễu và xuyên âm. Nếu sử dụng lớp tín hiệu bên trong, lớp tín hiệu đồng hồ có thể được kẹp giữa hai mặt đất để giảm nhiễu và nhiễu. Rút ngắn độ trễ tín hiệu.

Tín hiệu đồng hồ phải được kết hợp chính xác trở kháng.

(6) Các vấn đề cần chú ý trong việc nối và đấu dây hệ thống tốc độ cao.

Note the impedance matching of the differential signal.

Lưu ý độ rộng của đường tín hiệu vi sai để nó có thể chịu được 20% thời gian tăng hoặc giảm tín hiệu.

Với các đầu nối thích hợp, tần số danh định của đầu nối phải đáp ứng tần số cao nhất của thiết kế.

Ghép cặp cạnh phải được sử dụng càng xa càng tốt để tránh ghép cặp cạnh rộng, nên sử dụng quy tắc phân số 3S để tránh ghép quá mức hoặc ô chữ.

(7) Các lưu ý về lọc nhiễu cho hệ thống tốc độ cao.

Giảm nhiễu tần số thấp (dưới 1KHz) do tiếng ồn nguồn điện gây ra và thêm tấm chắn hoặc mạch lọc ở mỗi đầu truy cập nguồn điện.

Thêm bộ lọc tụ điện 100F tại mỗi nơi mà nguồn điện đi vào PCB.

Để giảm nhiễu tần số cao, hãy đặt càng nhiều tụ tách ở mỗi Vcc và GND càng tốt.

Đặt các mặt phẳng Vcc và GND song song, tách chúng bằng các chất điện môi (chẳng hạn như FR-4PCB) và bố trí các tụ điện bỏ qua ở các lớp khác.

(8) Hệ thống tốc độ cao nảy mặt đất

Cố gắng thêm một tụ điện tách cho mỗi cặp tín hiệu Vcc / GND.

Bộ đệm bên ngoài được thêm vào đầu ra của tín hiệu đảo chiều tốc độ cao như bộ đếm để giảm yêu cầu về công suất lái xe.

Chế độ Slow Slew (độ dốc tăng thấp) được đặt cho các tín hiệu đầu ra không yêu cầu tốc độ khắc nghiệt.

Kiểm soát điện kháng tải.

Giảm tín hiệu đảo xung đồng hồ hoặc phân phối nó càng đồng đều càng tốt xung quanh chip.

Tín hiệu lật thường xuyên càng gần chân GND của chip càng tốt.

Việc thiết kế mạch định thời đồng bộ cần tránh sự đảo ngược tức thời của đầu ra.

Việc chuyển hướng nguồn điện và mặt đất có thể đóng một vai trò nào đó trong điện cảm tổng thể.