如果在这个智能时代，在这个领域，你想在FPGA上有一技之长，那么世界会抛弃你，时代会抛弃你。

高速系统的注意事项 PCB serdes应用相关的设计如下：

(1) 微带线和带状线布线。

微带线在参考平面（GND 或 Vcc）的外信号层上布线，由电气介质隔开，以最大限度地减少延迟； 带状线在两个参考平面（GND 或 Vcc）之间的内部信号层中布线，以获得更大的容抗、更容易的阻抗控制和更清晰的信号，如图所示。

微带线和带状线最适合布线

(2)高速差分信号接线。

高速差分信号对常见的布线方式有Edge Coupled Microstrip（top layer）、Edge Coupled带状线（嵌入式信号层，适用于高速SERDES差分信号对）和Broadside Coupled Microstrip，如图所示。

高速差分信号对接线

(3)旁路电容(BypassCapacitor)。

旁路电容是一种串联阻抗很低的小电容，主要用于滤除高速转换信号中的高频干扰。 FPGA系统中主要应用的旁路电容有100种：高速系统（1MHz~0.01GHz）常用的旁路电容范围从10nF到1nF，一般分布在距Vc​​c XNUMXcm以内； 中速系统（十兆赫兹100MHz以上），常见的旁路电容范围是47nF到100nF的钽电容，一般在Vcc的3cm以内； 低速系统（10MHZ以下），常用的旁路电容范围为470nF到3300nF电容，PCB上的布局比较自由。

(4) 电容优化接线。

电容接线可以遵循以下设计指南，如图所示。

电容优化布线

电容式引脚焊盘使用大尺寸通孔 (Via) 连接以减少耦合电抗。

Use a short, wide wire to connect the pad of the capacitor pin to the hole, or directly connect the pad of the capacitor pin to the hole.

使用了 LESR 电容器（低有效串联电阻）。

每个 GND 引脚或孔都应连接到地平面。

(5) 高速系统时钟布线要点。

避免锯齿形绕线并尽可能直走时钟。

尝试在单个信号层中布线。

尽量不要使用通孔，因为通孔会引入强反射和阻抗不匹配。

尽量在顶层使用微带布线，避免使用孔洞，尽量减少信号延迟。

地平面尽量靠近时钟信号层，以减少噪声和串扰。 如果使用内部信号层，时钟信号层可以夹在两个地平面之间，以减少噪声和干扰。 缩短信号延迟。

时钟信号应正确阻抗匹配。

(6) 高速系统耦合及接线注意事项。

Note the impedance matching of the differential signal.

注意差分信号线的宽度，使其能够承受 20% 的信号上升或下降时间。

使用合适的连接器，连接器的额定频率应满足设计的最高频率。

应尽量采用边缘耦合耦合，避免宽边耦合耦合，采用3S分数法则，避免过耦合或填字游戏。

(7) 高速系统噪声过滤注意事项。

降低电源噪声引起的低频干扰（1KHz以下），在每个电源接入端增加屏蔽或滤波电路。

在电源进入PCB的每个地方加100F电解电容滤波。

为了降低高频噪声，在每个 Vcc 和 GND 上放置尽可能多的去耦电容。

将 Vcc 和 GND 平面平行布置，用电介质（如 FR-4PCB）将它们分开，并在其他层布置旁路电容。

(8) 高速系统地弹

尝试为每个 Vcc/GND 信号对添加一个去耦电容。

在计数器等高速反转信号的输出端增加了一个外部Buffer，以降低对驱动能力的要求。

慢速回转（低上升斜率）模式是为不需要苛刻速度的输出信号设置的。

控制负载电抗。

减少时钟翻转信号，或尽可能均匀地分布在芯片周围。

频繁翻转的信号尽量靠近芯片的GND引脚。

同步定时电路的设计应避免输出瞬间反转。

将电源和地分流可以在整体电感中发挥作用。