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Considerações para sistema de alta velocidade PCB design related to serdes applications are as follows:

(1) Fiação Microstrip e Stripline.

As linhas de microfita são conectadas sobre a camada de sinal externa de um plano de referência (GND ou Vcc) separadas por meio elétrico para minimizar atrasos; Os fios de fita são roteados na camada de sinal interna entre os dois planos de referência (GND ou Vcc) para maior reatância capacitiva, controle de impedância mais fácil e sinal mais limpo, como mostrado na figura.

A linha Microstrip e a linha strip são melhores para fiação

(2) fiação de sinal diferencial de alta velocidade.

Os métodos de fiação comuns para par de sinal diferencial de alta velocidade incluem microtira Edge Coupled (camada superior), linha de fita Edge Coupled (camada de sinal integrada, adequada para par de sinal diferencial SERDES de alta velocidade) e microtira Broadside Coupled, conforme mostrado na figura.

Fiação do par de sinal diferencial de alta velocidade

(3) capacitância de bypass (BypassCapacitor).

O capacitor de bypass é um capacitor pequeno com impedância em série muito baixa, que é usado principalmente para filtrar a interferência de alta frequência em sinais de conversão de alta velocidade. Existem três tipos de capacitores de bypass aplicados principalmente em sistema FPGA: capacitores de bypass de sistema de alta velocidade (100MHz ~ 1GHz) comumente usados ​​variam de 0.01nF a 10nF, geralmente distribuídos dentro de 1 cm de Vcc; Sistema de velocidade média (mais de dez MHZ 100 MHz), a faixa do capacitor de desvio comum é do capacitor de tântalo de 47nF a 100nF, geralmente dentro de 3 cm de Vcc; Sistema de baixa velocidade (menos de 10 MHZ), o intervalo do capacitor de bypass comumente usado é o capacitor de 470nF a 3300nF, o layout do PCB é relativamente livre.

(4) Fiação ideal de capacitância.

Capacitor wiring can follow the following design guidelines, as shown.

Fiação capacitiva ideal

Pinos capacitivos são conectados usando orifícios de passagem de grande porte (Via) para reduzir a reatância de acoplamento.

Use a short, wide wire to connect the pad of the capacitor pin to the hole, or directly connect the pad of the capacitor pin to the hole.

Capacitores LESR (Low Effective Series Resistance) foram usados.

Cada pino ou orifício GND deve ser conectado ao plano de aterramento.

(5) Pontos-chave da fiação do relógio do sistema de alta velocidade.

Evite dar corda em ziguezague e direcionar os relógios o mais reto possível.

Tente rotear em uma única camada de sinal.

Não use orifícios passantes tanto quanto possível, pois eles introduzirão fortes reflexos e incompatibilidades de impedância.

Use fiação de microfita na camada superior tanto quanto possível para evitar o uso de orifícios e minimizar o atraso do sinal.

Posicione o plano de aterramento próximo à camada de sinal do clock o máximo possível para reduzir o ruído e a diafonia. Se uma camada de sinal interna for usada, a camada de sinal de clock pode ser ensanduichada entre dois planos de solo para reduzir o ruído e a interferência. Reduza o atraso do sinal.

O sinal do relógio deve ter a impedância combinada corretamente.

(6) Questões que precisam de atenção no acoplamento e fiação do sistema de alta velocidade.

Note the impedance matching of the differential signal.

Observe a largura da linha do sinal diferencial para que ela possa tolerar 20% do tempo de aumento ou diminuição do sinal.

Com conectores apropriados, a frequência nominal do conector deve atender à frequência mais alta do projeto.

O acoplamento Edge-couple deve ser usado tanto quanto possível para evitar o acoplamento broadside-couple, a regra fracionária 3S deve ser usada para evitar over-coupling ou palavras cruzadas.

(7) Notas sobre filtragem de ruído para sistemas de alta velocidade.

Reduza a interferência de baixa frequência (abaixo de 1 KHz) causada pelo ruído da fonte de alimentação e adicione blindagem ou circuito de filtragem em cada extremidade de acesso da fonte de alimentação.

Adicione filtro de capacitor eletrolítico 100F em cada lugar onde a fonte de alimentação entra no PCB.

Para reduzir o ruído de alta frequência, coloque o máximo possível de capacitores de desacoplamento em cada Vcc e GND.

Disponha os planos Vcc e GND em paralelo, separe-os com dielétricos (como FR-4PCB) e disponha os capacitores de bypass em outras camadas.

(8) Sistema de alta velocidade Ground Bounce

Tente adicionar um capacitor de desacoplamento a cada par de sinal Vcc / GND.

Um buffer externo é adicionado ao final da saída de sinais de reversão de alta velocidade, como contadores, para reduzir a necessidade de capacidade de condução.

O modo Slow Slew (low-rise-slope) foi definido para sinais de saída que não requerem velocidade severa.

Reatância de carga de controle.

Reduza o sinal de inversão do clock ou distribua-o o mais uniformemente possível ao redor do chip.

O sinal que muda frequentemente é o mais próximo possível do pino GND do chip.

O projeto do circuito de temporização síncrona deve evitar a reversão instantânea da saída.

Desviar a fonte de alimentação e o solo pode desempenhar um papel na indutância geral.